專利名稱：一種高速多通道信號自動采集電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種高速多通道信號自動采集電路。
背景技術(shù)：
在嵌入式計算機的設計過程中往往需要采集大量的模擬量弱小信號，這一類信號 相對于CPU信號屬于慢速信號，完全由CPU控制完成采集，需要占用大量的CPU資源，通過 對電路功能的需求分析，我們發(fā)現(xiàn)在采集過程中CPU完成的功能都是一些不斷重復的簡單
指令，這顯然造成了資源浪費，降低了工作效率。

發(fā)明內(nèi)容
為了解決背景技術(shù)中所述的技術(shù)問題，本發(fā)明提供了一種高速多通道信號自動采 集電路，提高了信號的采集效率，且成本低廉，結(jié)構(gòu)簡單，易于實現(xiàn)。 本發(fā)明的技術(shù)解決方案是本發(fā)明是一種高速多通道信號自動采集電路，包括多
路選擇電路、雙端口存儲器、A/D轉(zhuǎn)換電路，所述多路選擇電路通過A/D轉(zhuǎn)換電路接入雙端
口存儲器，其特殊之處在于，該采集電路還包括控制邏輯電路電路；所述控制邏輯電路分別
接入多路選擇電路、A/D轉(zhuǎn)換電路；所述雙端口存儲器與控制邏輯電路連接。 上述的控制邏輯電路包括時鐘電路、定時器、多路選通判斷邏輯電路、啟動A/D判
斷邏輯電路、數(shù)據(jù)鎖存判斷邏輯電路、雙口存儲判斷邏輯電路、中斷發(fā)生判斷邏輯電路、地
址輸出電路和輸出控制電路；所述時鐘電路接入定時器；所述定時器分別接入多路選通判
斷邏輯電路、啟動A/D判斷邏輯電路、數(shù)據(jù)鎖存判斷邏輯電路、雙口存儲判斷邏輯電路、中
斷發(fā)生判斷邏輯電路及地址輸出電路；所述多路選通判斷邏輯電路、啟動A/D判斷邏輯電
路、數(shù)據(jù)鎖存判斷邏輯電路、雙口存儲判斷邏輯電路均接入輸出控制電路。 上述的高速多通道信號自動采集電路還包括LBE總線；所述控制邏輯電路還包括
LBE總線控制邏輯電路；所述中斷發(fā)生判斷邏輯電路接入LBE總線控制邏輯電路；所述LBE
總線控制邏輯電路、雙端口存儲器分別與LBE總線連接。 上述的多路選擇電路是MUX多路器。 上述的高速多通道信號自動采集電路還包括板外MUX多路器級聯(lián)電路，所述板外 MUX多路器級聯(lián)電路接入MUX多路器；所述控制邏輯電路接入板外MUX多路器級聯(lián)電路。
本發(fā)明通過控制邏輯電路電路模擬產(chǎn)生CPU的控制指令控制相應電路完成通道 的切換、A/D轉(zhuǎn)換、數(shù)據(jù)存儲等功能，可以在CPU不進行干預的情況下自動完成信號的采集， 減輕了 CPU的負擔，實現(xiàn)了以往由單個智能模塊才能完成的采集功能，省去了指令處理環(huán) 節(jié)使得采集的效率要得以提高，且其成本低廉，結(jié)構(gòu)簡單，易于實現(xiàn)。


圖1是本發(fā)明的采集電路組成框圖； 圖2是本發(fā)明的采集電路中的控制邏輯電路電路的組成框圖。
具體實施例方式
參見圖1，本發(fā)明包括多路選擇電路、雙端口存儲器、A/D轉(zhuǎn)換電路和控制邏輯電 路電路，多路選擇電路、A/D轉(zhuǎn)換電路通過數(shù)據(jù)總線接入雙端口存儲器；控制邏輯電路通過 地址總線分別接入多路選擇電路、A/D轉(zhuǎn)換電路；控制邏輯電路通過數(shù)據(jù)總線、地址總線和 雙端口存儲器連接。 其中，多路選擇電路主要完成多通道模擬量采集通道的切換，控制邏輯電路在不 同的時間分別選擇不同的通道進行采集。 由于模擬量輸入路數(shù)多，數(shù)據(jù)采樣率高，所以本發(fā)明的采集電路設置多個通道的 A/D轉(zhuǎn)換電路，以提高數(shù)據(jù)采樣數(shù)率，每個A/D轉(zhuǎn)換器配置6路地址輸出，其中，高3位用于 板內(nèi)8通道多路器通道選通，低3位用于其它模塊板內(nèi)8通道多路器通道選通；雙端口存儲 器用于存放所有A/D轉(zhuǎn)換器的輸出數(shù)據(jù)。 雙端口存儲器通過硬件BUSY信號方式實現(xiàn)雙口訪問的資源互斥。 控制邏輯電路根據(jù)不同電平首先選通需要采集的通道，然后啟動所有的A/D轉(zhuǎn)換
電路完成模擬量的采集，并將數(shù)據(jù)存入寄存器中然后分時完成各個寄存器內(nèi)采集數(shù)據(jù)的輸
出并控制雙端口存儲器進行存儲。 為了提高本發(fā)明的采集電路的通用性，我們根據(jù)LBE總線標準配置了總線接口， 使得發(fā)明的采集電路可以通過LBE總線接口進行信息交互。 LBE總線包括雙向三態(tài)數(shù)據(jù)緩沖器、地址和控制信號驅(qū)動器、地址譯碼邏輯電 路、等待狀態(tài)產(chǎn)生邏輯電路等。 多路選擇電路、A/D轉(zhuǎn)換電路是6個，且多路選擇電路一般是MUX多路器。同時， 本發(fā)明的采集電路還包括板外MUX多路器級聯(lián)電路。 參見圖2，本發(fā)明的控制邏輯電路(CPLD)包括時鐘電路，定時器、多路選通判斷邏 輯電路、啟動A/D判斷邏輯電路、數(shù)據(jù)鎖存判斷邏輯電路、雙口存儲判斷邏輯電路、中斷發(fā) 生判斷邏輯電路、地址輸出電路和輸出控制電路，所述時鐘電路接入定時器；定時器分別接 入多路選通判斷邏輯電路、啟動A/D判斷邏輯電路、數(shù)據(jù)鎖存判斷邏輯電路、雙口存儲判斷 邏輯電路、中斷發(fā)生判斷邏輯電路、地址輸出電路；多路選通判斷邏輯電路、啟動A/D判斷 邏輯電路、數(shù)據(jù)鎖存判斷邏輯電路、雙口存儲判斷邏輯電路均接入輸出控制電路之一。其 中，定時器可以采用24為的定時器。 該控制邏輯電路(CPLD)還包括用于連接LBE總線的LBE總線控制邏輯電路，中斷 發(fā)生判斷邏輯電路接入LBE總線控制邏輯電路，LBE總線控制邏輯電路接入LBE總線。
該電路中的時鐘電路主要功能是作為本發(fā)明的采集電路的時間基準周期運行，同 時根據(jù)其他電路要求產(chǎn)生控制電平，通知控制邏輯電路(CPLD)開始工作。
外部時鐘電路可以是一個由外部晶振產(chǎn)生的方波信號，24位的定時器由方該波驅(qū) 動周期運行，輸出24路的定時器電平；多路選通判斷邏輯、啟動A/D判斷邏輯、數(shù)據(jù)鎖存判 斷邏輯、雙口存儲判斷邏輯、中斷發(fā)生判斷邏輯電路均為邏輯門電路，當定時器計數(shù)到達規(guī) 定時間時邏輯門電路條件滿足輸出高電平，在其它時間輸出低電平，例如啟動A/D判斷邏 輯有效情況為定時器計數(shù)為0x003eb時有效(此有效計數(shù)可以根據(jù)需要具體調(diào)整設計)，當 定時器計數(shù)值達到0x003eb時發(fā)出控制指令；
輸出控制電路可以為與或邏輯或者取反邏輯，根據(jù)所控制芯片的不同和復位信號 進行設計。地址輸出電路為定時器的高9位地址線，用于區(qū)分不同的通道和存儲器的不同 地址時使用，存儲器的地址和通道數(shù)一一對應。 根據(jù)不同電平首先選通需要采集的通道，然后啟動所有的A/D轉(zhuǎn)換電路完成模擬 量的采集，并將數(shù)據(jù)存入寄存器中然后分時完成各個寄存器內(nèi)采集數(shù)據(jù)的輸出并控制雙口 存儲器進行存儲。
權(quán)利要求
一種高速多通道信號自動采集電路，包括多路選擇電路、雙端口存儲器、A/D轉(zhuǎn)換電路，所述多路選擇電路通過A/D轉(zhuǎn)換電路接入雙端口存儲器，其特征在于該采集電路還包括控制邏輯電路電路；所述控制邏輯電路分別接入多路選擇電路、A/D轉(zhuǎn)換電路；所述雙端口存儲器與控制邏輯電路連接。
2. 根據(jù)權(quán)利要求1所述的高速多通道信號自動采集電路，其特征在于所述控制邏輯 電路包括時鐘電路、定時器、多路選通判斷邏輯電路、啟動A/D判斷邏輯電路、數(shù)據(jù)鎖存判 斷邏輯電路、雙口存儲判斷邏輯電路、中斷發(fā)生判斷邏輯電路、地址輸出電路和輸出控制電 路；所述時鐘電路接入定時器；所述定時器分別接入多路選通判斷邏輯電路、啟動A/D判斷 邏輯電路、數(shù)據(jù)鎖存判斷邏輯電路、雙口存儲判斷邏輯電路、中斷發(fā)生判斷邏輯電路及地址 輸出電路；所述多路選通判斷邏輯電路、啟動A/D判斷邏輯電路、數(shù)據(jù)鎖存判斷邏輯電路、 雙口存儲判斷邏輯電路均接入輸出控制電路。
3. 根據(jù)權(quán)利要求2所述的高速多通道信號自動采集電路，其特征在于所述高速多通 道信號自動采集電路還包括LBE總線；所述控制邏輯電路還包括LBE總線控制邏輯電路，所 述中斷發(fā)生判斷邏輯電路接入LBE總線控制邏輯電路；所述LBE總線控制邏輯電路、雙端口 存儲器分別與LBE總線連接。
4. 根據(jù)權(quán)利要求1或2或3所述的高速多通道信號自動采集電路，其特征在于所述 多路選擇電路是MUX多路器。
5. 根據(jù)權(quán)利要求4所述的高速多通道信號自動采集電路，其特征在于所述高速多通 道信號自動采集電路還包括板外MUX多路器級聯(lián)電路，所述板外MUX多路器級聯(lián)電路接入 MUX多路器；所述控制邏輯電路接入板外MUX多路器級聯(lián)電路。
全文摘要
本發(fā)明涉及一種高速多通道信號自動采集電路，包括多路選擇電路、雙端口存儲器、A/D轉(zhuǎn)換電路，所述多路選擇電路通過A/D轉(zhuǎn)換電路接入雙端口存儲器，該采集電路還包括控制邏輯電路電路；所述控制邏輯電路分別接入多路選擇電路、A/D轉(zhuǎn)換電路；所述雙端口存儲器與控制邏輯電路連接。本發(fā)明通過控制邏輯電路電路模擬產(chǎn)生CPU的控制指令控制相應電路完成通道的切換、A/D轉(zhuǎn)換、數(shù)據(jù)存儲等功能，可以在CPU不進行干預的情況下自動完成信號的采集，減輕了CPU的負擔，實現(xiàn)了以往由單個智能模塊才能完成的采集功能，省去了指令處理環(huán)節(jié)使得采集的效率要得以提高，且其成本低廉，結(jié)構(gòu)簡單，易于實現(xiàn)。
文檔編號G06F3/05GK101770344SQ20081023659
公開日2010年7月7日 申請日期2008年12月31日 優(yōu)先權(quán)日2008年12月31日
發(fā)明者宋曉南, 趙小勇 申請人:中國航空工業(yè)第一集團公司第六三一研究所