專利名稱：在一微處理器中減少電力消耗的電路與方法
技術(shù)領(lǐng)域：
本發(fā)明是有關(guān)于一種處理器，特別是有關(guān)于一種一具有減少運(yùn)作電力的處理器解碼器電路。
背景技術(shù)：
處理器(例如微處理器，中央處理器(CPUs)等等)已為人們所熟知并廣泛地應(yīng)用于各式各樣的產(chǎn)品中，從桌上型電腦到可攜帶的電子裝置，比如行動(dòng)電話、筆記型電腦，還有各種個(gè)人數(shù)字助理(personal digitalassistants，PDAs)。正如所知道的，某些處理器的能力是非常強(qiáng)大的(例如高階電腦工作站中的處理器)，而其它具有較簡(jiǎn)單的設(shè)計(jì)的處理器乃是應(yīng)用于低階的、花費(fèi)較低的產(chǎn)品中。
正如所知道的，在效能和電力之間通常存在一普遍的二分法。通常來(lái)說(shuō)，具有較快運(yùn)算速度及/或者更復(fù)雜設(shè)計(jì)的高效能處理器，比一較低效能的處理器傾向于消耗更多的電力，而較高的電力消耗常常會(huì)導(dǎo)致較高的運(yùn)作溫度以及較短的電池壽命(對(duì)于由電池供電的裝置而言)?；诳蓴y式電子裝置不斷成長(zhǎng)的需求，未來(lái)將會(huì)以發(fā)展出可減少運(yùn)作電力的處理器，且又同時(shí)能夠保持著令人滿意的效能水平為主。
欲減少裝置電力消耗的其中一種方法，是當(dāng)此裝置(或其中某些部分)在不使用狀態(tài)時(shí)，即令其處于減少電力的運(yùn)作方式(有些時(shí)候稱作“睡眠狀態(tài)”)。然而，即使在裝置的活躍運(yùn)作期間，也希望能夠減少其電力的消耗。這常常需要藉由以下方式才能達(dá)到，亦即為此裝置的操作組件提供更有效的設(shè)計(jì)。
在各種不同的電子裝置中有許多的耗電組件，而處理器乃是其中之一。甚至在一處理器中也有許多功能性的區(qū)域，其中之一即是解碼電路。一處理器的解碼電路把一已編碼的指令解碼為許多的電子訊號(hào)，用以控制并執(zhí)行在此處理器內(nèi)所提供的執(zhí)行電路中的指令功能。圖1是一包括解碼級(jí)電路的處理器設(shè)計(jì)方塊圖。
然而，如圖1所示的處理器電路具有一定的缺點(diǎn)。更具體地說(shuō)，一處理器所執(zhí)行的許多操作并不需要存取暫存器。然而，當(dāng)此處理器執(zhí)行這些操作時(shí)，一般的解碼級(jí)電路操作得就好像需要一暫存器一樣。然而，當(dāng)沒(méi)有暫存器可存取時(shí)，在解碼器中的邏輯閘則傾向從一個(gè)狀態(tài)切換到另一狀態(tài)，如此將增加此處理器中電力的浪費(fèi)，并縮短電池的壽命。
因此，到目前為止還沒(méi)有一種方法能夠克服上述的不足和缺點(diǎn)。

發(fā)明內(nèi)容
本發(fā)明揭示一種在一微處理器中減少電力消耗的電路，其中所揭示的系統(tǒng)的一實(shí)施例包括一子集合指令解碼器模組，用以判斷一當(dāng)前指令是否可能涉及一暫存器。此所揭示的系統(tǒng)的實(shí)施例更包括一完整的指令解碼器模組，用以判斷這當(dāng)前指令所需要的至少一暫存器。此所揭示的系統(tǒng)中還包括一暫存器訊號(hào)、記憶元件，以及選擇器。此暫存器訊號(hào)乃是用以指出由此完整的指令解碼器模組所決定的暫存器。此記憶元件可輸出至少一控制訊號(hào)。而這選擇器是在該當(dāng)前指令不需要暫存器時(shí)，輸出此控制訊號(hào)，而在此當(dāng)前指令需要一暫存器訊號(hào)時(shí)，則輸出此暫存器訊號(hào)。
本發(fā)明所揭示的另一實(shí)施例是一種在微處理器中提供減少電力消耗的方法。首先，提取一當(dāng)前指令；然后，判斷此當(dāng)前指令是否涉及一暫存器；接著，產(chǎn)生出一訊號(hào)，用以指出是否涉及一暫存器；之后，產(chǎn)生出一暫存器選擇訊號(hào)，此暫存器選擇訊號(hào)有一當(dāng)前狀態(tài)，并指出由此當(dāng)前指令所涉及的暫存器。當(dāng)不需要該暫存器時(shí)，則維持此暫存器選擇訊號(hào)的當(dāng)前狀態(tài)。
為讓本發(fā)明的上述和其他目的、特征和優(yōu)點(diǎn)能更明顯易懂，下文特舉較佳實(shí)施例，并配合所附圖式，作詳細(xì)說(shuō)明如下。此外，另外的系統(tǒng)、方法、特征和優(yōu)點(diǎn)皆包括在此說(shuō)明書(shū)中，也在本發(fā)明的保護(hù)范圍之內(nèi)，并為前述的權(quán)利要求所保護(hù)。


圖示中的組件之間并不一定相互地按比例繪示。在這些圖示中，相同的標(biāo)號(hào)始終指定著其相對(duì)應(yīng)的部分。
圖1是一管線的微處理器組態(tài)(pipeline microprocessorconfiguration)的一實(shí)施例的功能方塊圖。
圖2是圖1所示的微處理器組態(tài)的另一實(shí)施例的功能方塊圖。
圖3是指令解碼級(jí)電路的一實(shí)施例的功能方塊圖，其中此指令解碼級(jí)電路可配置于圖1或圖2所示的微處理器內(nèi)。
圖4是用于圖1或圖2所示的微處理器的邏輯步驟的一實(shí)施例的流程圖。
圖5是用于圖1或圖2所示的微處理器組態(tài)的邏輯步驟的一實(shí)施例的流程圖。
圖6是本發(fā)明的一種電力減少邏輯電路的示意圖，其位于圖1或圖2所示的指令解碼級(jí)電路中。
圖7是本發(fā)明的一種電力減少電路的示意圖，其位于圖1或圖2所示的指令解碼級(jí)電路中。
100、200方塊圖 105暫存器檔案110指令提取級(jí)電路115指令解碼級(jí)電路120、420執(zhí)行級(jí)電路 125寫回級(jí)電路205運(yùn)算元提取級(jí)電路 305輸入端310輸出端600電力減少邏輯電路605a、605b、605c正反器模組 610時(shí)脈615子集合指令解碼器模組 620多工器625暫存器選擇訊號(hào)630指令解碼器模組700電力減少邏輯電路 705a、705b、705c及閘具體實(shí)施方式
本發(fā)明乃是揭露一種處理器，其具有已改進(jìn)的解碼器模組。根據(jù)本發(fā)明一實(shí)施例，此處理器包括一第一指令解碼器模組，它可以解碼許多編碼的指令，而這些編碼的指令系組成了一指令集。此處理器還包括完整的指令解碼器模組，其具有一輸入端，以接收來(lái)自提取邏輯電路(fetch logic)所輸出的一編碼指令。此處理器還包括子集合指令解碼器模組，它能夠判斷當(dāng)前指令是否需要一個(gè)暫存器。在處理器的操作過(guò)程中，此解碼控制電路的運(yùn)作方式如下當(dāng)此第二指令解碼器模組檢測(cè)到此當(dāng)前指令可能需要一個(gè)暫存器時(shí)，則此第一指令解碼器模組將把此需要的暫存器傳送到執(zhí)行級(jí)電路。同樣地，當(dāng)此第二指令解碼器模組判斷此當(dāng)前指令不需要暫存器時(shí)，記憶元件藉由把先前的暫存器位址傳送到執(zhí)行級(jí)電路，以穩(wěn)定此處理器的邏輯閘。藉由傳送先前的暫存器位址，此電路就可消耗較少的電力。
為讓本發(fā)明的上述和其他目的、特征和優(yōu)點(diǎn)能更明顯易懂，下文特舉較佳實(shí)施例，并配合所附圖式，作詳細(xì)說(shuō)明如下。所有這些相關(guān)的系統(tǒng)、方法、特征，和優(yōu)點(diǎn)將包括在本說(shuō)明書(shū)中，也在本發(fā)明的保護(hù)范圍的內(nèi)。
然而，并沒(méi)有將本發(fā)明限制在此所揭示的一個(gè)或多個(gè)實(shí)施例中。相反地，在不脫離本發(fā)明的精神和范圍內(nèi)，這些實(shí)施例當(dāng)可作些許的更動(dòng)與潤(rùn)飾，因此本發(fā)明的保護(hù)范圍當(dāng)視前述的權(quán)利要求所界定者為準(zhǔn)。
一中央處理器(central processing unit，CPU)中的管線組態(tài)包括一連串的動(dòng)作，這些動(dòng)作是當(dāng)執(zhí)行一程式中的每個(gè)機(jī)器碼指令時(shí)而執(zhí)行的。在每個(gè)周期的開(kāi)始，中央處理器給出在位址匯流排(即總線)上的程式計(jì)數(shù)器的值(沒(méi)有繪示)。然后，此中央處理器經(jīng)由資料匯流排(即總線)而從主記憶體中提取(fetch)此指令(可能經(jīng)由一高速緩沖記憶體(cache)和/或一管線(pipeline))并放入一指令暫存器中，一管線組態(tài)藉由分配某一特別的任務(wù)給一邏輯電路的不同部分，從而提高指令執(zhí)行的速度。一旦此任務(wù)完成之后，不管這當(dāng)前指令的狀態(tài)如何，此邏輯電路將執(zhí)行下一指令的任務(wù)。
圖1是一微處理器中的可能的管線組態(tài)的功能方塊圖100。圖1所示為一非限制本發(fā)明實(shí)施例，此中央處理器執(zhí)行四個(gè)步驟。在第一步驟中，此中央處理器從電腦的另一部分提取(fetch)一指令，正如方塊110所說(shuō)明和如上所描述的。
在完成指令提取110之后，此中央處理器對(duì)當(dāng)前指令解碼以決定如何執(zhí)行它。解碼當(dāng)前指令將可揭示此當(dāng)前指令是否需要(calls for)一算術(shù)邏輯單元(Arithmetic Logic Unit，ALU)的功能(比如加、減等)；還揭示此處理器是否將執(zhí)行一定址功能(addressing function)或者是要執(zhí)行另一類型的功能。解碼級(jí)電路115判斷欲執(zhí)行當(dāng)前指令需涉及哪些暫存器，然后從暫存器檔案105存取這些暫存器。一旦確認(rèn)這些暫存器，解碼級(jí)電路115還將從適當(dāng)?shù)臅捍嫫?或隨機(jī)存取記憶體(RAM)、高速緩沖記憶體(cache)，等等)中取得資料，以用于執(zhí)行級(jí)電路120。
一旦解碼此當(dāng)前指令并存取這些暫存器后，執(zhí)行級(jí)電路120將執(zhí)行此當(dāng)前指令，這意味著執(zhí)行級(jí)電路120將計(jì)算此當(dāng)前指令的結(jié)果，而這些結(jié)果包括載入和儲(chǔ)存的位址，還有由算術(shù)邏輯單元運(yùn)算所得的數(shù)值。例如，如果此當(dāng)前指令需要加法，執(zhí)行級(jí)電路120就將上述的兩個(gè)數(shù)值相加起來(lái)。
一旦執(zhí)行此當(dāng)前指令之后，此處理器接著實(shí)施寫回級(jí)電路125，把新的資料寫回到位于暫存器檔案105中適當(dāng)?shù)臅捍嫫?。?duì)于一加法功能，一般有兩個(gè)數(shù)值給定于此算術(shù)邏輯單元，其中此兩個(gè)數(shù)值乃是位于兩個(gè)不同的暫存器中。然后，此算術(shù)邏輯單元將執(zhí)行此一加法功能。接著，寫回級(jí)電路125將此執(zhí)行加法功能后的結(jié)果放到此指令所指定的一暫存器中。然后，此中央處理器增加程式計(jì)數(shù)器以定址下一指令并重復(fù)此周期。當(dāng)此處理器被指示中斷此周期時(shí)，則將停止此一操作。
圖2是一管線組態(tài)的另一實(shí)施例的方塊圖200，它是圖1所示的方塊圖100的一種變化。和方塊圖100類似，此中央處理器從記憶體、高速緩沖記憶體等提取一當(dāng)前指令。一旦提取此當(dāng)前指令之后，此處理器就解碼此當(dāng)前指令，如解碼級(jí)電路115所示。然而，如圖2所示，此處理器的下一步驟是提取一運(yùn)算元(operand)，如運(yùn)算元提取級(jí)電路205所示。此處理器從暫存器(快速內(nèi)部?jī)?chǔ)存位置)或從記憶體中讀取被此提取操作所調(diào)用的數(shù)值。在解碼此當(dāng)前指令(解碼級(jí)電路115)后以及提取此運(yùn)算元(運(yùn)算元提取級(jí)電路205)后，此處理器就將執(zhí)行此當(dāng)前指令(執(zhí)行級(jí)電路120)并將運(yùn)算結(jié)果寫回到此暫存器檔案(寫回級(jí)電路125)。其中指令提取級(jí)電路110、指令解碼級(jí)電路115、執(zhí)行級(jí)電路120、寫回級(jí)電路125、運(yùn)算元提取級(jí)電路205亦可隱含為多個(gè)邏輯階段、步驟。
知悉本發(fā)明的一般技藝者皆可明顯地了解，在圖1和圖2所分別說(shuō)明的方塊圖100和200只不過(guò)代表了一微處理器在運(yùn)作中所執(zhí)行的不同步驟。這些圖示將不會(huì)限制本發(fā)明的范圍，因?yàn)橐浑娔X中的各種不同的程序或步驟可從本說(shuō)明書(shū)的圖示中增加或刪減。此外，正如從圖1到圖2的變化所示的，類似的步驟可以許多的方式來(lái)表示，作為一非限制本發(fā)明的實(shí)施例，知悉本發(fā)明的一般技藝者皆可明顯地了解，在圖1和圖2中所討論的程序，可用任何不同的方塊或電路來(lái)表示。本發(fā)明并不限制于圖1所表示的5個(gè)方塊或圖2所示的6個(gè)方塊，因此，本發(fā)明都可以執(zhí)行任何數(shù)量的步驟和程序。
圖3是指令解碼級(jí)電路115的一實(shí)施例的功能方塊圖，其中此指令解碼級(jí)電路115可置于圖1所示的微處理器中。如圖3所示，16個(gè)輸入端305乃是耦接于指令解碼級(jí)電路115，而這指令解碼級(jí)電路115有n個(gè)輸出端310。這些輸出端310傳達(dá)出欲指定存取暫存器的訊號(hào)，還傳遞此中央處理器要用到的其他資料。就這一點(diǎn)而言，此來(lái)自指令解碼級(jí)電路115的輸出端310是一些訊號(hào)線，它們可用于這處理器中的一執(zhí)行單元(沒(méi)有繪示)的其它電路組件的多個(gè)輸入端及/或控制訊號(hào)端。此執(zhí)行單元完成由此已編碼指令所指定的功能性操作。此非限制本發(fā)明的實(shí)施例的目的乃是在說(shuō)明指令解碼級(jí)電路115可包括許多的輸入端和輸出端，而且并不限制于本發(fā)明中其它圖示的單個(gè)的輸入端/輸出端的圖示。
圖4是一中央處理器中所執(zhí)行的邏輯步驟的流程圖，特別是在提取以及執(zhí)行一指令之間的邏輯步驟。如上所述，指令提取級(jí)電路110會(huì)尋回(retrievc)此當(dāng)前指令。此解碼級(jí)電路115將(在其它事情之中)判斷哪些暫存器用于此操作，正如方塊405所示的那樣，然后把這暫存器訊息傳遞到執(zhí)行級(jí)電路120，如方塊410所示。接著，如方塊415所示，執(zhí)行級(jí)電路120將執(zhí)行此當(dāng)前指令。如上所述，這樣的實(shí)施方式將會(huì)消耗額外的電力，如此將減少此處理器的電池壽命。因此，本發(fā)明將說(shuō)明設(shè)計(jì)來(lái)用以減少電力消耗的一個(gè)實(shí)施方式。
圖5是圖2所示的處理器組態(tài)的一實(shí)施例的邏輯步驟的一流程圖。正如以上圖4所描述，此中央處理器將在方塊405提取這當(dāng)前指令。然后，如決策方塊505所繪示的那樣，解碼級(jí)電路115將判斷這當(dāng)前指令是否需使用一暫存器檔案。如果有需要使用到一暫存器檔案時(shí)，則此中央處理器將決定使用哪些暫存器(方塊515)，并把當(dāng)前的暫存器訊息傳遞到執(zhí)行級(jí)電路(方塊120)，如方塊520所示。接著，如方塊420所示，此中央處理器將執(zhí)行此當(dāng)前指令。
如果此中央處理器決定不需要暫存器時(shí)，如方塊510所示那樣，中央處理器將把先前的暫存器訊息傳遞到執(zhí)行方塊420，這將使得此中央處理器執(zhí)行這先前指令。在這過(guò)程中，此指令解碼器級(jí)電路115乃是維持在其當(dāng)前狀態(tài)，而且由于不需要額外的邏輯閘的開(kāi)關(guān)操作，故不會(huì)損失額外的電力。
圖6是本發(fā)明的一種電力減少邏輯電路600的示意圖，其中此電力減少邏輯電路600乃是位于圖1或圖2所示的指令解碼級(jí)電路115中。此邏輯電路600藉由判斷在執(zhí)行一當(dāng)前指令時(shí)是否可能需要一暫存器，而達(dá)到節(jié)省電力的目的。如果不需要暫存器時(shí)，此邏輯電路600就維持在沒(méi)有使用訊號(hào)的狀態(tài)。在一非限制性的實(shí)施例中，指令提取級(jí)電路110可用以將指令資料傳遞到一正反器(flip-flop)模組605a以及傳遞到子集合指令解碼器模組615。正反器模組605a將其輸出訊號(hào)傳遞到指令解碼器模組630，如上所述，此指令解碼器模組630對(duì)此輸出訊號(hào)解碼。指令解碼器模組630通常會(huì)決定在執(zhí)行此當(dāng)前指令時(shí)所欲存取的暫存器。然而，當(dāng)此當(dāng)前指令不需要暫存器時(shí)，此處理器電路可在這整個(gè)周期內(nèi)的不同狀態(tài)間作轉(zhuǎn)換，如此，將消耗額外的電力，進(jìn)而提早耗盡電池的電量，而這只是作為一非限制性的例子。
在圖6中，子集合指令解碼器模組615只是指令解碼器模組630的一個(gè)子集合。子集合指令解碼器模組615可決定是否可能需要一暫存器來(lái)執(zhí)行一當(dāng)前指令。如果子集合指令解碼器模組615決定需要一暫存器來(lái)執(zhí)行一給定的指令時(shí)，則子集合指令解碼器模組615將把一訊號(hào)傳遞到正反器模組605b，之后這訊號(hào)將被傳遞到多工器(multiplexor)620的選擇輸入端。其中，傳遞到多工器620的訊號(hào)乃是表示一當(dāng)前指令需要一暫存器以及來(lái)自于指令解碼器630的資料是有效的。在一非限制性的實(shí)施例中，在圖6中，如果一當(dāng)前指令需要至少一暫存器時(shí)，則子集合指令解碼器模組615將藉由正反器模組605b而把一邏輯“1”傳遞到多工器620的選擇輸入端。然后，多工器620將允許來(lái)自于指令解碼器模組630的資料經(jīng)由暫存器選擇訊號(hào)625而傳送到執(zhí)行級(jí)電路120(從圖1和圖2)。
另一方面，如果子集合指令解碼器模組615判斷當(dāng)前指令并不需要暫存器時(shí)，此子集合指令解碼器模組615將(藉由正反器模組605b)把一訊號(hào)傳遞到多工器620的選擇輸入端，并指示不需要暫存器。然后，多工器620將允許一控制訊號(hào)從正反器模組605c而傳遞到執(zhí)行級(jí)電路120。在由時(shí)脈610所決定的下一時(shí)脈周期中，指令解碼器模組630將接著為下一指令來(lái)更新(update)正反器模組605c。
在此實(shí)施例中，正反器模組605c包含來(lái)自一先前指令的暫存器資料，并保持著當(dāng)不需要暫存器時(shí)的不需要用到的電路的穩(wěn)定。藉由傳遞來(lái)自于一先前指令的暫存器資料，此處理器電路內(nèi)的元件將不會(huì)很頻繁地在各狀態(tài)之間切換，這意味著此中央處理器將消耗較少的電力，進(jìn)而延長(zhǎng)了電池的壽命。
用另一方式來(lái)說(shuō)，如果子集合指令解碼器模組615判斷當(dāng)前指令不需要暫存器時(shí)，模組615將藉由正反器模組605b而把一邏輯“0”訊號(hào)傳遞到多工器620的選擇輸入端。然后，多工器620將允許來(lái)自此先前指令的暫存器資料傳送到執(zhí)行級(jí)電路120(如圖1和圖2所示)。
任何知悉本發(fā)明的一般技藝者皆可了解，如果兩個(gè)連續(xù)的指令都不涉及一暫存器時(shí)，此處理器電路將會(huì)執(zhí)行相同的動(dòng)作。不論實(shí)際上是否會(huì)存取一暫存器，一正反器(如正反器模組605a，605b及605c)將在一時(shí)脈周期中以一預(yù)定的時(shí)點(diǎn)來(lái)提取此資料。因此，相較于在不同的狀態(tài)之間作切換，此電路(如邏輯電路600)將在這時(shí)點(diǎn)上傳遞此獲取的數(shù)值。在一非本發(fā)明限制性的實(shí)施例中，如果邏輯電路600的正反器模組(605a，605b和605c)是”上升邊緣”(“rising edge”)正反器，它們將在此時(shí)脈周期的上升邊緣而從指令解碼器模組630提取此訊號(hào)，并維持那些數(shù)值直到下一個(gè)上升邊緣為止。此動(dòng)作將會(huì)因?yàn)檫@訊號(hào)保持不變，進(jìn)而穩(wěn)定了邏輯電路600中沒(méi)有運(yùn)用的邏輯電路。由于這訊號(hào)乃是保持不變，故會(huì)減少開(kāi)關(guān)動(dòng)作，因而節(jié)省了處理器的電力。
圖7是本發(fā)明的一種電路的一實(shí)施例，其類似于圖6的邏輯電路600，除了及閘(AND gates)705a，705b和705c代替了圖6中相對(duì)應(yīng)的正反器之外。在圖7中，子集合指令解碼器模組615是指令解碼器630的一個(gè)子集合。子集合指令解碼器模組615判斷執(zhí)行一當(dāng)前指令是否可能需要一暫存器。如果子集合指令解碼器模組615判斷執(zhí)行給定的指令需要一暫存器時(shí)，那么此子集合指令解碼器模組615就把一訊號(hào)傳遞到及閘705b，然后這及閘705b再將此訊號(hào)傳遞到多工器620的選擇輸入端。傳遞到多工器620的訊號(hào)乃是表示當(dāng)前指令需要一暫存器并且來(lái)自于指令解碼器630的資料是有效的。
在一非限制性的實(shí)施例中，在圖7中，如果當(dāng)前指令需要至少一暫存器時(shí)，則子集合指令解碼器模組615將藉由及閘705b而把一邏輯“1”傳遞到多工器620的選擇輸入端。然后，多工器620將允許來(lái)自指令解碼器模組630的資料經(jīng)由暫存器選擇訊號(hào)625而傳送到執(zhí)行級(jí)電路120(從圖1和圖2)。
另一方面，如果子集合指令解碼器模組615判斷當(dāng)前指令不需要暫存器時(shí)，此令子集合解碼器模組615將(藉由及閘705b)把一訊號(hào)傳遞到多工器620的選擇輸入端，并指示不需要一暫存器。然后，多工器620將允許一控制訊號(hào)從及閘705c而傳遞到執(zhí)行級(jí)電路120。
在下一時(shí)脈周期中，指令解碼器模組630將接著為下一指令來(lái)更新及閘705c。在此實(shí)施例中，及閘705c保持著來(lái)自一先前指令的暫存器資料訊號(hào)，并保持著當(dāng)不需要暫存器時(shí)的不會(huì)用到的電路的穩(wěn)定。藉由傳遞來(lái)自于一先前指令的暫存器資料，此處理器內(nèi)的整個(gè)電路將不會(huì)很頻繁地在各狀態(tài)之間切換，這意味著此中央處理器將消耗較少的電力，由此就延長(zhǎng)了電池的壽命。
如果子集合指令解碼器模組615判斷當(dāng)前指令不需要暫存器時(shí)，則子集合指令解碼器模組615將藉由及閘705b而把一邏輯“0”訊號(hào)傳遞到多工器620的選擇輸入端。然后，多工器620將允許來(lái)自此先前指令的暫存器資料傳送到執(zhí)行級(jí)電路120(如圖1和圖2所示)。
本領(lǐng)域的技術(shù)人員皆可明顯地了解，任何的元件都可以執(zhí)行此想要的功能而得到這期望的結(jié)果。對(duì)于這些電路元件的描寫旨在說(shuō)明本發(fā)明所揭示的新穎觀點(diǎn)，而本發(fā)明的范圍將不被任何此一描述的內(nèi)容所限制。
知悉本發(fā)明的一般技藝者皆可明顯地了解，在圖6和圖7所示的電路600和700僅僅分別是具有上述所提及功能的代表電路。根據(jù)系統(tǒng)的參數(shù)，在習(xí)知的中央處理器里的元件可包含有許多的訊號(hào)線與多個(gè)組件而實(shí)施上述所提及的功能。
雖然本發(fā)明已以較佳實(shí)施例揭露如上，然其并非用以限定本發(fā)明，任何熟習(xí)此技藝者，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作些許的更動(dòng)與潤(rùn)飾，因此本發(fā)明的保護(hù)范圍當(dāng)視前述的權(quán)利要求所界定者為準(zhǔn)。
權(quán)利要求
1.一種在一微處理器中減少電力消耗的電路，包括一第一指令解碼器模組，以判斷執(zhí)行一當(dāng)前指令是否需要存取一暫存器檔案，并對(duì)應(yīng)于是否需要一暫存器檔案而輸出一預(yù)定訊號(hào)；一多工器，電性連接到該第一指令解碼器模組，而該多工器用以接收一輸入訊號(hào)，且該輸入訊號(hào)乃是對(duì)應(yīng)于該第一指令解碼器模組的輸出的該預(yù)定訊號(hào)，其中如果該預(yù)定訊號(hào)有一預(yù)定的邏輯值時(shí)，則該多工器允許執(zhí)行來(lái)自于一先前指令的暫存器資料；以及一第二指令解碼器模組，識(shí)別與該當(dāng)前指令相關(guān)聯(lián)而欲存取的一暫存器檔案，而該第二指令解碼器模組具有一輸出端，且當(dāng)該第一指令解碼器模組判斷該當(dāng)前指令需要存取一暫存器檔案時(shí)，則該輸出端用以存取該暫存器檔案。
2.根據(jù)權(quán)利要求1所述的在一微處理器中減少電力消耗的電路，更包括一正反器，耦接于該第二指令解碼器模組，而該正反器儲(chǔ)存來(lái)自于該當(dāng)前指令的資料，且如果該當(dāng)前指令不需要暫存器時(shí)，則輸出來(lái)自于該先前指令的資料。
3.根據(jù)權(quán)利要求1所述的在一微處理器中減少電力消耗的電路，更包括一正反器，耦接于該第一指令解碼器模組，而該正反器可儲(chǔ)存對(duì)應(yīng)于此當(dāng)前指令是否涉及一暫存器的一訊號(hào)。
4.根據(jù)權(quán)利要求1所述的在一微處理器中減少電力消耗的電路，更包括一正反器，耦接于該第二指令解碼器模組，而該正反器儲(chǔ)存來(lái)自該當(dāng)前指令的資料，并將來(lái)自該當(dāng)前指令的資料輸出到該第二指令解碼器模組。
5.根據(jù)權(quán)利要求1所述的在一微處理器中減少電力消耗的電路，更包括一及閘，耦接于該第二指令解碼器模組，而該及閘儲(chǔ)存來(lái)自該當(dāng)前指令的資料，并將來(lái)自該當(dāng)前指令的資料輸出到該第二指令解碼器模組。
6.根據(jù)權(quán)利要求1所述的在一微處理器中減少電力消耗的電路，其中該第一指令解碼器模組為一子集合指令解碼器模組。
7.根據(jù)權(quán)利要求1所述的在一微處理器中減少電力消耗的電路，其中該第二指令解碼器模組為一完整的指令解碼器模組。
8.一種在一微處理器中減少電力消耗的方法，包括提取一當(dāng)前指令；判斷該當(dāng)前指令是否涉及一暫存器；產(chǎn)生一訊號(hào)，以指出是否涉及到一暫存器；產(chǎn)生一暫存器選擇訊號(hào)，該暫存器選擇訊號(hào)有一當(dāng)前狀態(tài)，并指出該當(dāng)前指令所涉及到的多數(shù)個(gè)暫存器；以及當(dāng)不需要暫存器時(shí)，則維持該暫存器選擇訊號(hào)的該當(dāng)前狀態(tài)。
9.根據(jù)權(quán)利要求8所述的在一微處理器中減少電力消耗的方法，更包括解碼該當(dāng)前指令。
10.根據(jù)權(quán)利要求8所述的在一微處理器中減少電力消耗的方法，更包括部分地解碼該當(dāng)前指令。
全文摘要
本發(fā)明揭露一種在一微處理器中減少電力消耗的電路與方法。其中該電路包括一微處理器、至少一完整的指令解碼器模組、至少一子集合指令解碼器模組、一記憶元件、一選擇器。其中，該完整的指令解碼器模組乃是用以解碼一當(dāng)前指令，該子集合指令解碼器模組乃是用以決定該當(dāng)前指令是否可能需要一暫存器，記憶元件乃是用以保持來(lái)自一先前指令的資料，選擇器則是基于此子集合指令解碼器模組而輸出先前指令或已解碼的當(dāng)前指令。
文檔編號(hào)G06F1/32GK1758186SQ20051011759
公開(kāi)日2006年4月12日 申請(qǐng)日期2005年11月8日 優(yōu)先權(quán)日2004年11月8日
發(fā)明者李察鄧肯 申請(qǐng)人:威盛電子股份有限公司