專利名稱：一種模擬電路數(shù)據(jù)陣列描述方法
技術(shù)領(lǐng)域：
本發(fā)明涉及模擬電路設(shè)計自動化技術(shù)領(lǐng)域，提出一種模擬電路數(shù)據(jù)陣列描述方法。
背景技術(shù)：
模擬電路設(shè)計周期長，并要求設(shè)計者具備足夠的電路基礎(chǔ)知識和豐富的模擬電路設(shè)計經(jīng)驗的特點，成為模擬電路設(shè)計發(fā)展的障礙。而解決這些障礙的方法之一就是實現(xiàn)模擬電路的自動綜合。隨之而來的另一個問題就是在模擬電路自動綜合中，如何描述模擬電路。
已有電路自動綜合算法中，利用遺傳算法進行模擬電路自動綜合設(shè)計時，采用線性數(shù)列描述模擬電路；利用神經(jīng)網(wǎng)絡(luò)實現(xiàn)模擬電路自動綜合設(shè)計時，通過代表模擬電路中的器件的神經(jīng)元之間的連接描述模擬電路。這些描述模擬電路的方法在實現(xiàn)多端器件(例如晶體管)的連接問題時，只能將多端器件簡化為兩端器件處理，從而難以設(shè)計復(fù)雜的電路結(jié)構(gòu)，以滿足用戶對電路的高性能要求。

發(fā)明內(nèi)容
本發(fā)明的目的在于，提出一種簡單易行的模擬電路描述方法，能描述絕大多數(shù)模擬電路，并且能夠?qū)崿F(xiàn)電路拓撲自動生成。這里提出一種模擬電路數(shù)據(jù)陣列描述方法，能夠便利的描述模擬電路；該電路描述方法應(yīng)用在運放電路自動綜合設(shè)計中，協(xié)同提出的電路設(shè)計規(guī)則，能便利的解決多端器件的連接問題，并在不生成無效電路結(jié)構(gòu)的前提下，確保電路設(shè)計過程閉合，能生成出高質(zhì)量的電路結(jié)構(gòu)，并且能將生成的電路拓撲結(jié)構(gòu)快捷的轉(zhuǎn)化為網(wǎng)表形式輸出。
本發(fā)明是一種模擬電路數(shù)據(jù)陣列描述方法。該電路描述方法的基礎(chǔ)是附表a所示的經(jīng)驗子電路集合。通過對大量模擬運放電路的研究總結(jié)，歸納提取出16個經(jīng)驗子電路，如附表a所示(表中晶體管以mos晶體管為例，同理可以應(yīng)用于雙極晶體管)，表中每個子電路分別用拓撲性質(zhì)數(shù)據(jù)陣列、拓撲結(jié)構(gòu)數(shù)據(jù)陣列和拓撲端口數(shù)據(jù)陣列進行描述。
拓撲性質(zhì)數(shù)據(jù)陣列用矩陣形式描述子電路所包含器件的編號，類型(如果該器件為晶體管器件，還包含每個晶體管器件的長度、寬度比例系數(shù)。如果長度、寬度比例系數(shù)等于0，例如ga輸出級子電路、vf輸出級子電路和ga/vf輸出級子電路，表示該比例系數(shù)無效。)，其數(shù)據(jù)陣列描述語法如表1所示。其中，器件編號為互異的正整數(shù)。器件類型碼取值為{0，1，2，3，4，5，6}，分別對應(yīng){0→n溝道晶體管器件，1→p溝道晶體管器件，2→電容，3→電阻，4→二極管，5→獨立電壓源，6→獨立電流源}。
拓撲結(jié)構(gòu)數(shù)據(jù)陣列描述子電路拓撲連接情況，數(shù)據(jù)陣列描述語法如表1所示。1～15子電路都包含晶體管器件，在描述電路時，可將晶體管器件作為四端器件或三端器件(襯底與源極相連)處理，分別用4×1矩陣或3×1矩陣表示；在運放電路自動綜合設(shè)計中，將晶體管器件作為三端器件(襯底與源極相連)處理，用3×1矩陣表示。第16子電路為兩端器件子電路，拓撲結(jié)構(gòu)數(shù)據(jù)陣列用2×1矩陣表示。描述電容(或者電阻)時，矩陣每行元素代表該器件的一個端口；描述二極管(或者獨立電源)時，矩陣的第一行元素代表正向電壓端(或者電流流入端)，第二行元素代表負向電壓端(或者電流流出端)。
拓撲端口數(shù)據(jù)陣列描述子電路的端口性質(zhì)。1～15子電路拓撲端口性質(zhì)通過表2中給出的16種端口類型進行描述。1～15子電路拓撲端口數(shù)據(jù)陣列的格式是根據(jù)從上到下，從左到右的順序依次描述子電路中的每個晶體管器件，并且拓撲端口數(shù)據(jù)陣列的每行描述子電路一個端口(不包括晶體管的襯底)的性質(zhì)。其中p/n溝道晶體管有源電阻子電路分別包括兩個拓撲端口數(shù)據(jù)陣列，第一個端口數(shù)據(jù)陣列描述該子電路作為有源電阻時的端口性質(zhì)，第二個端口數(shù)據(jù)陣列描述該子電路與其它子電路組成偏置電路時的端口性質(zhì)。第16子電路為兩端器件子電路，沒有端口性質(zhì)描述，端口性質(zhì)數(shù)據(jù)陣列為0。
本發(fā)明在應(yīng)用于運放電路拓撲生成時，使用的拓撲設(shè)計規(guī)則有如下八點1.進行拓撲設(shè)計之前，對用戶提出的性能要求進行性能分析，以電路性能要求驅(qū)動拓撲設(shè)計方向的選擇。
運放電路的設(shè)計方向共九種，由運放電路輸入級、中間級和輸出級的結(jié)構(gòu)決定，如表3所示。其中GA(general amplifier)代表共源放大電路；CF(current follower)代表共柵電路；VF(voltage amplifier)代表共漏電路。表3中編號1、2所示設(shè)計方向生成兩級運放，編號3～8所示設(shè)計方向生成三級運放，編號9所示設(shè)計方向可生成多級運放。
根據(jù)用戶提出的電路性能要求，從增益、帶寬、噪聲、轉(zhuǎn)換速度、電源電壓、輸出電壓范圍、負載驅(qū)動能力七個方面計算表3中每種運放拓撲設(shè)計方向?qū)τ脩粢蟮倪m合度，選擇適合度最高的運放輸入級、中間級、輸出級結(jié)構(gòu)作為電路拓撲生成方向。拓撲適合度的計算公式如下Fi=Σj=17φj(i=1,2,2,...9),]]>其中φj=0fj≤fsminj0.1×(fj-fsminjfsmaxj-fsminj)2+0.9×(fj-fsminjfsmaxj-fsminj)fsminj<fj<fsmaxj1fj≥fsmaxj---(1)]]>Fi代表每種運放結(jié)構(gòu)類型的適合程度，φj代表第j個性能要求的苛刻程度，性能要求越高，φj越接近1。fsminj和fsmaxj分別為第j個性能要求的最小值和最大值，fj為用戶定義的第j個性能要求數(shù)值。
2.如圖2所示，按電路設(shè)計方向的指示，依運放輸入級、中間級、輸出級、電流源/電路阱、有源電阻的順序生成電路。
依照從輸入級到有源電阻的順序，生成的常規(guī)運放拓撲結(jié)構(gòu)如圖4所示。但在設(shè)計過程中，只有電路的輸入級是必須存在的，其它各部分的設(shè)計可以根據(jù)采用的設(shè)計方向進行取舍。例如圖6所示的電路只包含輸入級、中間級、電流源、電流阱和有源電阻，是一個簡單的兩級運放電路。
每級運放的拓撲設(shè)計流程圖如圖3所示。首先在可選子電路范圍內(nèi)適當選擇若干子電路，并為本級運放拓撲連接電流源/電流阱子電路。然后連接該級運放的輸入/輸出端口，其中輸入端口為上一級運放的輸出端口(或者整個運放電路的輸入端口)，輸出端口將作為下一級運放的輸入端口(或者整個運放電路的輸出端口)。之后連接處理本級運放所包含子電路的全部“直接處理”和部分“后續(xù)處理”類型端口，并且將剩余“后續(xù)處理”類型端口存入相應(yīng)的待處理端口數(shù)據(jù)陣列TXXX等待后續(xù)處理。
3.設(shè)計電路輸入級、中間級、輸出級、電路源/阱、有源電阻各部分電路時，遵守可選擇子電路范圍。參見圖3。
電路輸入級設(shè)計可以選擇的子電路是p溝道晶體管差分對和n溝道晶體管差分對；電路中間級設(shè)計可以選擇的子電路是電流源a、電流源c、電流阱a、電流阱c以及n溝道晶體管和p溝道晶體管；電路輸出級設(shè)計可以選擇的子電路是ga輸出級、vf輸出級、vf/ga輸出級、電流源a、電流阱a以及n溝道晶體管和p溝道晶體管；電路電流源設(shè)計可以選擇的子電路是電流源a、b和c子電路，以及n溝道晶體管和p溝道晶體管；電路電流阱設(shè)計可以選擇的子電路是電流阱a、b和c子電路，以及n溝道晶體管和p溝道晶體管；電路有源電阻設(shè)計可以選擇的子電路是p溝道晶體管有源電阻和n溝道晶體管有源電阻。
4.子電路的選擇規(guī)則是在遵守子電路選擇范圍規(guī)定的同時，如果可以選擇n/p溝道晶體管子電路或者1～13子電路時，以大的概率選擇1～13子電路中的一個，以便更好的利用成功電路設(shè)計經(jīng)驗，快速準確的實現(xiàn)電路設(shè)計。
5.子電路端口的連接類型分為直接處理和后續(xù)處理兩種。
子電路的端口數(shù)據(jù)陣列描述該子電路每個端口的性質(zhì)，依據(jù)所描述的性質(zhì)，可直接對子電路端口進行端口之間的連接處理，也可以將端口的節(jié)點號存入對應(yīng)TXXX待處理端口數(shù)據(jù)陣列，等待后續(xù)處理。例如附表a中p溝道晶體管差分對子電路，端口4的性質(zhì)為acsi，可以將其存入對應(yīng)的待處理端口數(shù)據(jù)陣列Tacsi中等待后續(xù)處理。在子電路端口類型表2中，具有端口性質(zhì)1～10的子電路端口可以進行直接處理，也可以分別存入對應(yīng)的待處理端口數(shù)據(jù)陣列TXXX中，等待后續(xù)處理；而具有端口性質(zhì)11～16的子電路端口只能進行直接處理。
6.連接子電路端口時，根據(jù)表2所示端口性質(zhì)，按照如下規(guī)則進行連接{acso←→dcso；acsi←→dcsi；anvb←→dnvb；apvb←→dpvb；ang←→dng；apg←→dpg；avdd←→vdd；avss←→vss}即在具有端口性質(zhì)acso和具有端口性質(zhì)dcso的端口之間進行連接，其余連接依此類推。
7.在滿足規(guī)則6的情況下，連接子電路端口時還要考慮以下三種不能進行連接的情況。
第一種情況是在滿足規(guī)則6的情況下，避免在同一個子電路的端口之間進行連接。例如附表a中電流源a子電路，端口1具有端口性質(zhì)acso，端口3具有端口性質(zhì)dcso，兩端口性質(zhì)滿足規(guī)則6的連接條件，但為避免產(chǎn)生無效電路拓撲結(jié)構(gòu)，這兩個端口之間不能進行連接。
第二種情況是同一子電路串內(nèi)包含的子電路之間不能進行端口連接。在電流源/電流阱設(shè)計過程中，依次將設(shè)計的電流源/電流阱子電路，以及與之端口連接的其它子電路組成子電路串。例如圖5所示子電路串示意圖中，pmos子電路的柵極(節(jié)點7)與電流源a子電路的柵極(節(jié)點3)連接，產(chǎn)生級連的電流源電路，同時pmos子電路和電流源a子電路形成子電路串。級連電流源電路的端口1具有端口性質(zhì)acso，端口6具有端口性質(zhì)dcso，兩端口性質(zhì)滿足規(guī)則6的連接條件，但由于這兩個端口在同一個子電路串中，為避免產(chǎn)生無效電路結(jié)構(gòu)，這兩個端口之間不能進行端口連接。
第三種情況是具有兩種子電路端口性質(zhì)的端口不能進行兩次連接。例如附表a中的電流源a子電路的端口1具有性質(zhì)acso和avdd，如果該端點已經(jīng)與電源vdd連接，那么端口性質(zhì)acso就無效，將該端口從待處理端口數(shù)據(jù)陣列Tacso中刪除。
8.處理懸空端口，確保電路設(shè)計過程閉合。
根據(jù)圖2所示拓撲設(shè)計流程圖，在輸入級、中間級、輸出級拓撲生成結(jié)束后，檢查是否有懸空端口，通過對懸空端口的處理，保證電路拓撲生成過程閉合，從而確保不會產(chǎn)生無效設(shè)計。
根據(jù)電路設(shè)計流程圖和子電路端口連接規(guī)則的限制，最后剩余的懸空端口類型只可能是avdd、avss、acso、acsi、dcso和dcsi。處理懸空端口時，在遵守第6、7條子電路端口連接規(guī)則的前提下，首先以一定概率處理{avdd←→vdd；avss←→vss}之間和{acso←→dcso；acsi←→dcsi}之間的連接；如果還有剩余端口，只能是acsi(或者dcsi)，acso(或者dcso)端口，將剩余端口與nmos/pmos有源電阻連接，再與電源vss/vdd相連，直到剩余端口個數(shù)為0。
技術(shù)方案一種模擬電路的數(shù)據(jù)陣列電路描述方法，應(yīng)用包括用數(shù)據(jù)陣列方式描述模擬電路；該電路描述方法協(xié)同電路生成規(guī)則可以實現(xiàn)運放電路拓撲結(jié)構(gòu)的自動生成，能便利的解決多端器件的連接問題，并能在不生成無效電路的前提下，確保整個設(shè)計過程閉合，最終生成出高質(zhì)量運放電路拓撲結(jié)構(gòu)，并且以網(wǎng)表形式輸出設(shè)計的電路拓撲結(jié)構(gòu)，具體實現(xiàn)方案如下1.描述模擬電路的步驟如下參見圖1、圖2。
1).參照16個子電路，將模擬電路劃分為電路模塊，每個電路模塊和某個子電路拓撲結(jié)構(gòu)相同；2).電路模塊套用對應(yīng)子電路的拓撲性質(zhì)數(shù)據(jù)陣列和拓撲結(jié)構(gòu)數(shù)據(jù)陣列，生成自身拓撲性質(zhì)數(shù)據(jù)陣列和拓撲結(jié)構(gòu)數(shù)據(jù)陣列；2.實現(xiàn)運放電路拓撲結(jié)構(gòu)自動生成的步驟如下1).拓撲形成控制器根據(jù)用戶要求，選擇運放電路設(shè)計方向；2).拓撲形成控制器利用拓撲形成規(guī)則和16個經(jīng)典子電路，依次設(shè)計運放電路的輸入級、中間級和輸出級；3).每級運放的設(shè)計步驟是首先在可選范圍內(nèi)選擇適當子電路，再連接每級電路的電流源/電流阱，并處理每級電路的輸入/輸出端口，然后根據(jù)子電路的端口性質(zhì)數(shù)據(jù)陣列連接子電路端口，并將未連接的端口保存到對應(yīng)待處理端口數(shù)據(jù)矩陣TXXX，等待后期處理；4).拓撲形成控制器處理電路生成過程中所有的懸空端口，使生成的電路閉合。
經(jīng)驗總結(jié)出16個子電路，并用拓撲性質(zhì)數(shù)據(jù)陣列，拓撲結(jié)構(gòu)數(shù)據(jù)陣列和拓撲端口數(shù)據(jù)陣列分別描述每個子電路的器件性質(zhì)、拓撲連接關(guān)系和子電路端口性質(zhì)。
該發(fā)明采用數(shù)據(jù)陣列方式描述電路。
該發(fā)明用于描述模擬電路時，使用的數(shù)據(jù)陣列為拓撲性質(zhì)數(shù)據(jù)陣列和拓撲結(jié)構(gòu)數(shù)據(jù)陣列。
該發(fā)明應(yīng)用于運放電路自動生成時，應(yīng)用拓撲性質(zhì)數(shù)據(jù)陣列、拓撲結(jié)構(gòu)數(shù)據(jù)陣列和拓撲端口數(shù)據(jù)陣列，共同完成運放電路設(shè)計。
本發(fā)明能描述絕大多數(shù)模擬電路，適用范圍廣泛。該描述方法應(yīng)用于運放電路自動綜合時，能便利的解決多端器件的連接問題，并能協(xié)同提出的電路設(shè)計規(guī)則，在不生成無效電路結(jié)構(gòu)的前提下，確保電路拓撲生成過程閉合，最終生成出高質(zhì)量運放電路拓撲，并且能將設(shè)計的電路拓撲快捷的轉(zhuǎn)化為網(wǎng)表形式輸出。
上述介紹中提及的列表如下表1數(shù)據(jù)陣列描述語法。
表2拓撲端口類型。
表3電路拓撲設(shè)計方向。
表4圖6所示運放電路的數(shù)據(jù)陣列電路描述。
表5運放a和運放b的電路參數(shù)配置和性能比較。


為進一步說明本發(fā)明的技術(shù)內(nèi)容，以下結(jié)合實施例及附圖、列表，詳細說明如后，其中圖1拓撲生成步驟圖。
圖2拓撲設(shè)計流程圖。
圖3每級拓撲設(shè)計流程圖。
圖4電路拓撲模式圖。
圖5子電路串示意圖。
圖6運放電路示意圖。
圖7 ga-cf-ga運放電路示意圖。
圖8 ga-ga-ga運放電路示意圖。
圖9數(shù)據(jù)陣列描述方法描述電路的步驟。
具體實施例方式
1).電路描述實施例。
以圖6所示運放電路為例說明用數(shù)據(jù)陣列電路描述方法描述電路的過程，實現(xiàn)步驟如圖9所示。圖6電路包含9個mos器件，經(jīng)過分析得出圖6中M1和M2組成的電路模塊1的電路結(jié)構(gòu)與附表a中的p溝道晶體管差分對結(jié)構(gòu)吻合，M3和M4組成的電路模塊2的電路結(jié)構(gòu)與附表a中電流源a結(jié)構(gòu)吻合，M5和M6組成的電路模塊3的電路結(jié)構(gòu)與附表a中電流阱a結(jié)構(gòu)吻合，M7和M8組成的電路模塊4的電路結(jié)構(gòu)與附表a中g(shù)a輸出級結(jié)構(gòu)吻合，剩余的器件M9作為電路模塊5，其電路結(jié)構(gòu)與附表a中n溝道晶體管有源電阻子電路結(jié)構(gòu)吻合。將電路中的五個模塊對應(yīng)附表a中子電路的拓撲性質(zhì)數(shù)據(jù)陣列和拓撲結(jié)構(gòu)數(shù)據(jù)陣列進行電路描述，得到圖6所示電路的數(shù)據(jù)陣列電路描述如表4所示。
2).數(shù)據(jù)陣列電路描述方法應(yīng)用于運放電路拓撲自動綜合的實施例。
利用數(shù)據(jù)陣列電路描述方法生成電路拓撲結(jié)構(gòu)的步驟如圖1所示?？刂破鞲鶕?jù)電路拓撲生成規(guī)則，通過對附表a所示子電路的編輯生成整個運放電路的拓撲結(jié)構(gòu)。由于每個子電路通過拓撲性質(zhì)數(shù)據(jù)陣列、拓撲結(jié)構(gòu)數(shù)據(jù)陣列和拓撲端口數(shù)據(jù)陣列進行描述，所以控制器對子電路的編輯是在分析子電路端口數(shù)據(jù)陣列的基礎(chǔ)上，結(jié)合性質(zhì)數(shù)據(jù)陣列中描述的每個器件的性質(zhì)，通過對結(jié)構(gòu)數(shù)據(jù)陣列的修改，實現(xiàn)整個電路連接，最后以網(wǎng)表形式輸出設(shè)計的電路。
根據(jù)以上介紹的電路生成規(guī)則，目標設(shè)計兩個性能特點不同的運放電路，運放電路a的特點是增益要求高，運放電路b的特點是帶寬要求高。用戶提出的性能要求如表5所示。
將用戶提出的性能要求代入拓撲適合度計算公式(1)運算，得到表3中各拓撲設(shè)計方向針對運放電路a性能要求的適合度Fa＝{0；0；0.8；0.9；0；0；1.9；1；1}，針對運放電路b性能要求的適合度Fb＝{1；0；0.9；0.8；1；1；1；1.9；1}。對照表3，可見與運放電路a適合度最高的拓撲結(jié)構(gòu)編碼為7(ga-cf-ga類型)，與運放電路b適合度最高的拓撲結(jié)構(gòu)編碼為8(ga-ga-ga類型)。
拓撲生成控制器運用拓撲生成規(guī)則生成運放電路，如圖7和圖8所示。表5中對圖7和圖8所示運放電路進行參數(shù)配置，并用spice進行性能仿真，采用0.35u工藝，工作電壓5v。

表1數(shù)據(jù)陣列描述語法

表2數(shù)據(jù)陣列端口類型

表3運放拓撲設(shè)計方向

表4圖6所示運放電路的數(shù)據(jù)陣列電路描述


表5運放a和運放b的參數(shù)配置和性能比較附表a 子電路及其數(shù)據(jù)陣列拓撲描述



權(quán)利要求
1.一種模擬電路的數(shù)據(jù)陣列電路描述方法，包括用數(shù)據(jù)陣列描述模擬電路；該電路描述方法協(xié)同電路生成規(guī)則可以實現(xiàn)運放電路拓撲結(jié)構(gòu)的自動生成，能便利的解決多端器件的連接問題，并能在不生成無效電路的前提下，確保整個設(shè)計過程閉合，最終生成出高質(zhì)量運放電路拓撲結(jié)構(gòu)，并且以網(wǎng)表形式輸出設(shè)計的電路拓撲結(jié)構(gòu)，其特征在于(1)描述模擬電路的步驟如下1).參照16個子電路，將模擬電路劃分為電路模塊，每個電路模塊和某個子電路拓撲結(jié)構(gòu)相同；2).電路模塊套用對應(yīng)子電路的拓撲性質(zhì)數(shù)據(jù)陣列和拓撲結(jié)構(gòu)數(shù)據(jù)陣列，生成自身拓撲性質(zhì)數(shù)據(jù)陣列和拓撲結(jié)構(gòu)數(shù)據(jù)陣列；(2)實現(xiàn)運放電路拓撲結(jié)構(gòu)自動生成的步驟如下1).拓撲形成控制器根據(jù)用戶要求，選擇運放電路設(shè)計方向；2).拓撲形成控制器利用拓撲形成規(guī)則和16個經(jīng)典子電路，依次設(shè)計運放電路的輸入級、中間級和輸出級；3).每級運放的設(shè)計步驟是首先在可選范圍內(nèi)選擇適當子電路，再連接每級電路的電流源/電流阱，并處理每級電路的輸入/輸出端口，然后根據(jù)子電路的端口性質(zhì)數(shù)據(jù)陣列連接子電路端口，并將未連接的端口保存到對應(yīng)待處理端口數(shù)據(jù)矩陣TXXX，等待后期處理；4).拓撲形成控制器處理電路生成過程中所有的懸空端口，使生成的電路閉合。
2.根據(jù)權(quán)利要求1所述的數(shù)據(jù)陣列電路描述方法，其特征在于，經(jīng)驗總結(jié)出16個子電路，并用拓撲性質(zhì)數(shù)據(jù)陣列，拓撲結(jié)構(gòu)數(shù)據(jù)陣列和拓撲端口數(shù)據(jù)陣列分別描述每個子電路的器件性質(zhì)、拓撲連接關(guān)系和子電路端口性質(zhì)。
3.根據(jù)權(quán)利要求1所述的數(shù)據(jù)陣列電路描述方法，其特征在于，該發(fā)明采用數(shù)據(jù)陣列方式描述電路。
4.根據(jù)權(quán)利要求1所述的數(shù)據(jù)陣列電路描述方法，其特征在于，描述電路時所采用的數(shù)據(jù)陣列為拓撲性質(zhì)數(shù)據(jù)陣列和拓撲結(jié)構(gòu)數(shù)據(jù)陣列。
5.根據(jù)權(quán)利要求1所述的數(shù)據(jù)陣列電路描述方法，其特征在于，該發(fā)明應(yīng)用于運放電路自動生成時，應(yīng)用拓撲性質(zhì)數(shù)據(jù)陣列、拓撲結(jié)構(gòu)數(shù)據(jù)陣列和拓撲端口數(shù)據(jù)陣列，共同完成運放電路設(shè)計。
全文摘要
本發(fā)明涉及模擬電路設(shè)計自動化技術(shù)領(lǐng)域，提出一種模擬電路數(shù)據(jù)陣列描述方法。1)經(jīng)驗總結(jié)出16個子電路，并用拓撲性質(zhì)數(shù)據(jù)陣列，拓撲結(jié)構(gòu)數(shù)據(jù)陣列和拓撲端口數(shù)據(jù)陣列分別描述每個子電路的器件性質(zhì)、拓撲連接關(guān)系和子電路端口性質(zhì)；2)描述模擬電路時，參照上述16個子電路，將模擬電路包含的器件劃分成若干電路模塊；3)該發(fā)明應(yīng)用于運放電路拓撲自動生成設(shè)計時，參照16個子電路的拓撲端口數(shù)據(jù)陣列描述的子電路端口性質(zhì)和拓撲性質(zhì)數(shù)據(jù)陣列描述的子電路器件性質(zhì)，通過對拓撲結(jié)構(gòu)數(shù)據(jù)陣列的編輯，實現(xiàn)運放電路拓撲的自動生成。本發(fā)明能描述絕大多數(shù)模擬電路，適用范圍廣泛。
文檔編號G06F17/50GK1845106SQ20051006387
公開日2006年10月11日 申請日期2005年4月8日 優(yōu)先權(quán)日2005年4月8日
發(fā)明者高雪蓮 申請人:中國科學(xué)院半導(dǎo)體研究所