專利名稱：分析用于機動車內(nèi)的安全關(guān)鍵計算機系統(tǒng)的嵌入式系統(tǒng)的裝置和方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種根據(jù)權(quán)利要求1前序部分的分析裝置，根據(jù)權(quán)利要求8或9的該裝置的用途，以及根據(jù)權(quán)利要求12前序部分的方法。
背景技術(shù)：
為成功開發(fā)用于嵌入式系統(tǒng)的軟件，一般的慣例是提供允許在運行時進行檢錯(調(diào)試)的裝置。根據(jù)對嵌入式系統(tǒng)中在運行時進行檢錯(調(diào)試)的公知概念，與外部分析系統(tǒng)的連接經(jīng)由稱為JTAG接口(Joint TestAction Group，IEEE Standard 1149.1-1990，‘IEEE Standard Test AccessPort and Boundary Scan Architecture’，Institute of Electrical andElectronics Engineers Inc.，New York，USA，1990)而被建立。在該分析接口的幫助下，可能通過諸如處理器的單步處理(單步運行)、斷點的設(shè)置(斷點)和所謂的“監(jiān)測點”的設(shè)置的“邊界掃描”的測試方法來進行不同的測試操作。誠然，這些本身已知的用于檢錯的輔助裝置，使得大體上能夠跟蹤包括選擇的變量值的狀態(tài)在內(nèi)的程序執(zhí)行，然而，為做到這些，通常必須停止運行中的系統(tǒng)。在電子控制的機動車制動系統(tǒng)中，雖然實際上不可能在控制任務(wù)中停止將被分析的微型計算機，但根據(jù)本發(fā)明卻是優(yōu)選的。
對于嵌入式系統(tǒng)中的檢錯，進一步所知的在機動車制動系統(tǒng)中的應(yīng)用是采用所謂的跟蹤接口，其為了允許所有相關(guān)的CPU總線信號(地址信號、數(shù)據(jù)信號和校驗比特)例如經(jīng)由外殼引腳(housing pin)的中繼到外部邏輯分析裝置，而使用所謂的“外合”芯片用于實時分析?！巴夂稀毙酒婕拔⒖刂破?MCU)，其中的處理器總線(數(shù)據(jù)信號、地址信號和校驗比特)被從外殼內(nèi)部接到外部。
由于對遠超過100兆赫茲的高系統(tǒng)頻率的高速需求在現(xiàn)今具有快速的、處理器端的中間存儲器(高速緩存)的嵌入式系統(tǒng)中是常見的，這種用于錯誤分析的方法不再能被使用。由于系統(tǒng)頻率是根據(jù)所采用的技術(shù)以及從其得到的帶寬被預(yù)先確定的，相對大的數(shù)據(jù)存儲器(例如超過100千字節(jié)的數(shù)量級)的實時輸出通常是不可能的。產(chǎn)生實時數(shù)據(jù)傳輸所必需的帶寬的一種可能性是并行輸出被傳送的數(shù)據(jù)。然而，在技術(shù)實現(xiàn)上可用于此目的的電連接引腳通常被限于，特別是由于成本的原因，某個預(yù)先規(guī)定的數(shù)量。
鑒于以上原因，仍然存在為嵌入式系統(tǒng)提供這樣的分析裝置的目標(biāo)，該裝置甚至能被用于現(xiàn)今常規(guī)的快速嵌入式系統(tǒng)中。
為解決這一目標(biāo)，還未公布的較早的國際發(fā)明申請PCT/EP 03/12630公開了一種用于嵌入式系統(tǒng)的分析裝置，其包括CPU、CPU總線和存儲器。該被申請發(fā)明的分析裝置包括至少一個通信模塊，其用于經(jīng)由測試接口輸入或輸出分析數(shù)據(jù)。所述分析裝置被這樣配置，使得在不使用CPU基本周期的情況下，能夠利用所述通信模塊監(jiān)控和/或記錄所述集成系統(tǒng)的內(nèi)部存儲器和I/O訪問操作。
這種做法基于以下考慮一方面，集成系統(tǒng)的內(nèi)部系統(tǒng)狀態(tài)能被其當(dāng)前的數(shù)據(jù)存儲內(nèi)容(RAM)描述或分析。隨之而來，在該實時的存儲內(nèi)容能被復(fù)制到外部數(shù)據(jù)存儲器的情況下，存在通過所述外部數(shù)據(jù)存儲器的后續(xù)評估單元進一步處理和評估系統(tǒng)狀態(tài)的可能。

發(fā)明內(nèi)容
為了解決上述問題，本發(fā)明描述了一種根據(jù)專利權(quán)利要求1的新的分析裝置。
所述公開的分析裝置，舉例來說，允許在外部存儲器中實時地寫入內(nèi)部系統(tǒng)狀態(tài)的復(fù)制(copy)。這樣，能夠從外部以一種特別簡單的方式測試嵌入式系統(tǒng)的本征函數(shù)(proper function)。
權(quán)利要求1中公開的分析裝置以及權(quán)利要求12中公開的方法實現(xiàn)了較少地使用用于分析的基本周期的優(yōu)點。
在該配置中，所述分析裝置優(yōu)選地是嵌入式系統(tǒng)的組成部分，該嵌入式系統(tǒng)特別地用于機動車制動系統(tǒng)的電控設(shè)備。因此，所述通信模塊優(yōu)選地被集成在所述嵌入式系統(tǒng)中。此外，所述系統(tǒng)還包含了諸如一個或多個CPU和存儲器的系統(tǒng)基本組成部分，特別地它們被部分地或全部地冗余設(shè)計。這樣增強了所述嵌入式系統(tǒng)的運行安全性。
有利地，數(shù)據(jù)不是以傳送整個存儲內(nèi)容或是全部存儲范圍的內(nèi)容的方式被記錄。作為替代，只有存儲器的變化，尤其是CPU和/或外圍裝置的所有寫訪問操作被傳送。這可以減少數(shù)據(jù)輸出所必須的帶寬。
所述分析裝置的更多優(yōu)選實施例可以在從屬權(quán)利要求2至7中看到。
除此之外，所述系統(tǒng)優(yōu)選地包括用于所述CPU的直接數(shù)據(jù)輸出的裝置。除了這種用于直接數(shù)據(jù)輸出的裝置之外，還特別提供了用于利用所述分析模塊在后臺的數(shù)據(jù)自動復(fù)制的裝置。這樣實現(xiàn)了增強數(shù)據(jù)輸出的靈活性的優(yōu)點。
特別地，針對這些應(yīng)用情況，本發(fā)明公開了所描述的通用數(shù)據(jù)輸入和數(shù)據(jù)輸出模塊，該模塊以這樣的方式設(shè)計，使得嵌入式系統(tǒng)允許實時地進行數(shù)據(jù)交換而不需要停止該系統(tǒng)，甚至沒有短暫的間隔(非侵入的)。
與本技術(shù)領(lǐng)域已知的軟件檢錯裝置相比，本發(fā)明的硬件分析裝置是有優(yōu)勢的，這是因為動態(tài)系統(tǒng)行為，尤其是控制變量的行為，能在控制算法的執(zhí)行中被跟蹤，例如針對機動車制動系統(tǒng)。進一步，被輸入到嵌入式系統(tǒng)中的數(shù)據(jù)能被運用于在硬件入回路(hard-in-the-loop)仿真器中或在快速成型系統(tǒng)中的嵌入式系統(tǒng)應(yīng)用，也是有利的。
本發(fā)明進一步涉及一種嵌入式系統(tǒng)，其包括至少一個中央處理單元和存儲器，該系統(tǒng)的特征在于以上所描述的分析裝置。因此，本發(fā)明還涉及這類型的分析裝置在所述嵌入式系統(tǒng)中的使用。
除了所述嵌入式系統(tǒng)之外，本發(fā)明的解決方案還包括具有至少兩個處理器內(nèi)核(CPU)的用于機動車的集成微處理器系統(tǒng)，其特征在于，如上文已經(jīng)描述的完全的分析裝置，被分配給所述系統(tǒng)包含的處理器內(nèi)核中的至少一個。另外，本發(fā)明涉及上述分析裝置在這類集成微處理器系統(tǒng)中的使用。
更特別地，不完全的分析裝置與在該微處理器系統(tǒng)中的另一個處理器內(nèi)核相關(guān)聯(lián)，并且具有與上文所描述的完全的分析裝置相比減小的功能范圍。
在以上所述的微處理器系統(tǒng)中，優(yōu)選地提供第一信號連接以停止所述第一內(nèi)核，以及另一冗余信號連接以停止附加的冗余處理器內(nèi)核。
在該配置中，特別地，所述第一信號連接鏈接到第一分析裝置，而所述第二冗余信號連接連接到所述不完全的分析裝置。
在以上所描述的微處理器系統(tǒng)中，功能范圍的減小優(yōu)選地包括在所述分析裝置中設(shè)置的緩沖存儲器有更小的字寬。
所述測試接口沒有延伸到外部或不存在，可有利地獲得功能范圍的進一步減小。
而且，本發(fā)明涉及一種利用前面已經(jīng)描述的分析裝置對上文所述嵌入式系統(tǒng)進行分析的方法，其中，數(shù)據(jù)傳輸協(xié)議被用于數(shù)據(jù)經(jīng)由所述測試接口的傳輸，并且數(shù)據(jù)被以幾組地址和數(shù)據(jù)進行傳輸。
根據(jù)優(yōu)選的方法步驟，最初-利用在此操作之前被特別緩沖的數(shù)據(jù)，所述嵌入式系統(tǒng)的存儲內(nèi)容或相對可估計的信息被實時地全部或部分地復(fù)制到外部存儲器中，和/或-利用在此操作之前被特別緩沖的數(shù)據(jù)，外部存儲器的存儲內(nèi)容或關(guān)于所述外部存儲器的存儲內(nèi)容的任何相對可估計的信息，被實時地全部或部分地復(fù)制到所述嵌入式系統(tǒng)的存儲器中。
所述外部存儲器優(yōu)選地被用于在典型調(diào)試應(yīng)用中使用的數(shù)據(jù)的傳輸。
所述方法是有優(yōu)勢的，因為所述嵌入式系統(tǒng)的處理速度不會由于測量由硬件元件進行的檢錯而降低。這使得數(shù)據(jù)的實時處理成為可能，即使在調(diào)試運行期間。
優(yōu)選地，本發(fā)明的分析裝置不僅能被用于檢錯，而且還能用于與機動車相關(guān)的軟件算法或控制算法的開發(fā)，這是因為對變量(控制變量)的監(jiān)控允許對控制質(zhì)量的特別簡單的檢查和優(yōu)化。
本發(fā)明的方法優(yōu)選地還包括用于實時輸出完整的數(shù)據(jù)存儲內(nèi)容的步驟。
進一步，在所述嵌入式系統(tǒng)中還能適宜地提供這樣的模式，在該模式下，CPU的所有寫和/或讀訪問操作被改道發(fā)送(reroute)至所述通信模塊。
另外，所述嵌入式系統(tǒng)可以包括另一優(yōu)選模式，在該模式下，只有CPU的寫訪問操作或讀訪問操作被改道發(fā)送至所述通信模塊，而剩余的CPU對存儲器的訪問操作被CPU記錄到外部存儲器中。
更多優(yōu)選的實施例可以在從屬權(quán)利要求和以下描述中看到。


下文將通過舉例詳細說明本發(fā)明。
在附圖中圖1示出了具有根據(jù)本發(fā)明的分析裝置4的嵌入式系統(tǒng)9；圖2示出了可能的引腳分配的例子和測試接口5的時序圖，以及圖3示出了具有分析端口的冗余的、表面優(yōu)化安全(surface optimizedsafe)微處理器系統(tǒng)的例子。
具體實施例方式
圖1中的嵌入式系統(tǒng)9包括一個或多個CPU1，一個或多個可擦除的數(shù)據(jù)存儲器3(RAM)，分析裝置4和測試接口5。為簡化框圖，未畫出所述嵌入式系統(tǒng)另外的諸如ROM、時鐘發(fā)生裝置、IO等慣常功能元件。
分析裝置4包括三種功能模式，下面將對其進行描述。在第一種功能模式中，經(jīng)由CPU總線2，通過所提出的擴展數(shù)據(jù)輸出/輸入單元4，利用其中包含的控制器或跟蹤邏輯22、23，將CPU1對數(shù)據(jù)存儲器3的所有寫存取操作，經(jīng)過測試接口5自動寫到外部數(shù)據(jù)存儲器6。在可選的實施例中，當(dāng)嵌入式系統(tǒng)具有緊耦合到CPU的RAM(緊耦合RAM)時，CPU總線2可以被省略；并且在這種情況下，信息能經(jīng)由內(nèi)核專用接口被讀出。因而，所述分析裝置還能讀取CPU1對數(shù)據(jù)存儲器3的所有寫訪問操作。因此，容納于單元4中的控制器包括至少與所采用的存儲器3相同的帶寬，而且其還利用內(nèi)部數(shù)據(jù)線接收除數(shù)據(jù)以外的校驗和地址信息。對應(yīng)于優(yōu)選的方法實施例，所述控制器因而能夠跟蹤為分析特別選擇的地址范圍和/或特別選擇的數(shù)據(jù)類型。因此不需要CPU1為分接(tap)數(shù)據(jù)和數(shù)據(jù)傳送執(zhí)行額外的命令。所述分析裝置4進一步包括被布置在數(shù)據(jù)輸出單元4中的FIFO(先入先出)存儲器8。該存儲器8確保了被分接的數(shù)據(jù)的暫時緩沖。這樣就可能輸出訪問操作到測試接口5，其帶寬在短時間內(nèi)高于測試接口5的帶寬。這可以是這樣的情況，例如，在訪問操作中，高速緩存線或CPU寄存器轉(zhuǎn)儲被重新寫在函數(shù)入口上。
外部數(shù)據(jù)存儲器6優(yōu)選地被設(shè)計成具有雙數(shù)據(jù)接口(雙端口)的存儲器，并且通常包含在RAM 3中被監(jiān)控的存儲范圍或RAM 3的整個存儲內(nèi)容的精確映像(image)。存儲器6還可能涉及中央內(nèi)核存儲器(central corememory)，其存儲用于以后的(離線)分析的輸入數(shù)據(jù)流。
測試接口5被設(shè)計成具有這樣的特定特征的更改的并行接口，即除了控制線以外，還設(shè)置了數(shù)據(jù)線，并且該數(shù)據(jù)線可選地能傳送地址信息和數(shù)據(jù)。
在第二種功能模式中，分析裝置4記錄CPU1對數(shù)據(jù)存儲器的所有讀訪問操作。該模式在很大程度上與第一種功能模式一致，然而，存在以下區(qū)別使用測試接口5自動輸出所有的讀訪問操作。分析裝置4登記所有的諸如讀周期、寫周期等由嵌入式系統(tǒng)所實現(xiàn)的操作(用于控制的讀出)。雖然CPU1主動執(zhí)行轉(zhuǎn)儲，但其只承受在運行時間上的微不足道的損失。
在以第二種功能模式運行的分析裝置中，CPU1將數(shù)據(jù)存儲內(nèi)容讀到CPU寄存器中。與此并行地，所述分析裝置4自動輸出相應(yīng)的數(shù)據(jù)，這意味著，分析不需要用于數(shù)據(jù)輸出的明確的寫周期。
在第三種功能模式中，存在向數(shù)據(jù)輸出單元的直接寫入或從數(shù)據(jù)輸出單元的直接讀出。除了數(shù)據(jù)被CPU1主動向外輸出到分析單元4，或從那里被主動讀出，以及因而需要額外的基本周期之外，第三種功能模式與第一種功能模式基本一致。
使用模塊7，所述分析單元能夠?qū)碜酝獠看鎯ζ?的數(shù)據(jù)傳送至典型的調(diào)試應(yīng)用，例如系統(tǒng)狀態(tài)的實時監(jiān)控10，使用模塊11對完整的數(shù)據(jù)存儲映像的生成進行離線分析，利用通信信道12的快速下載(程序存儲器的編程)，在所述嵌入式系統(tǒng)運行期間的參數(shù)變化，系統(tǒng)激勵的傳輸，快速成型以及硬件入回路仿真。
圖2a)示出了引腳分配的例子和具有16比特寬度端口的測試接口5的時序圖。在對RAM 3的寫訪問中，依賴于所需要的帶寬傳送地址和數(shù)據(jù)的包20，該包總是由16位地址比特(A1到A16)，以及其后分別跟隨的數(shù)據(jù)比特D0到D7或D0到D15或D0到D31組成。最大數(shù)據(jù)字寬可采用8，16，32，64等值。
如果將要尋址超過64千字節(jié)，一條或多條其他線路能有利地被設(shè)置作為傳送附加地址比特的線路。在此情況下，圖示的16條物理線路DP0到DP15便不足以傳送必要數(shù)量的地址比特。不論是一條還是多條用于傳送附加地址信息的附加物理線路26(引腳A0/全FIFO)，可尋址范圍都被加倍。由于局部圖a)中被預(yù)先設(shè)定為例子的16根引腳的端口寬度，因而將獲得217(128千字節(jié))的最大地址空間。
使用Add/nDATA線路21可以有利地指示地址/數(shù)據(jù)段的長度，所述線路被設(shè)置在所述接口中，并且，例如在地址段期間采用邏輯“高”電平，而在數(shù)據(jù)段期間采用“低”電平。這樣信號的上升沿將標(biāo)記新數(shù)據(jù)包的起始。
為了利用引腳DPCLK的脈沖波前(flank)指示有效數(shù)據(jù)，有利地設(shè)置另一條線路25。在這種情況下，上升沿或下降沿可以被考慮作為決定性的有效性準(zhǔn)則。
在16引腳寬的數(shù)據(jù)端口的例子中，16個比特被同時并行地傳送。為了實現(xiàn)字節(jié)存取(8比特)，附加信號線路24(BYTE/奇偶校驗)被有利地設(shè)置，其電平在地址段期間發(fā)送字節(jié)存取信號。在數(shù)據(jù)段期間，該線路可被用于傳送奇偶校驗比特。
圖2b)代表另一個寬度只有8比特的測試接口5的例子。與局部圖a)中的例子相比，相對更大數(shù)量的基本周期被用于傳送寬度超過8比特的數(shù)據(jù)字。再與之比較，在字節(jié)存取中可以省略在引腳24的字節(jié)信息，從而使得僅有一個奇偶校驗比特被經(jīng)由引腳24′傳送。
參照圖3，示出了一種用于機動車的安全微處理器系統(tǒng)，其包括兩個CPU 15和16，以及分別與所述CPU相關(guān)聯(lián)的分析裝置17和18。與分析裝置18相比，分析裝置17具有減小的功能范圍，因而需要芯片表面(chipsurface)。
出于冗余的原因，F(xiàn)IFO存儲器8′和8″被兩倍設(shè)置，在其溢出的情況下，分析裝置17和18將會利用信號線路19、19′(被兩倍設(shè)置)以時鐘同步的方式冗余地產(chǎn)生的停止信號，該信號停止CPU 15和16，直到FIFO存儲器8′和8″已經(jīng)被清空到足夠的程度。FIFO存儲器8″是不完全的，并因此只有2個(附加)比特的數(shù)據(jù)寬度。與其相比，F(xiàn)IFO存儲器8′是具有17個地址比特、64個數(shù)據(jù)比特加2個附加比特的寬度的完全的存儲器。2比特寬的FIFO存儲器8″僅存儲處理器的存取寬度。該信息被需要用于計算清空數(shù)據(jù)FIFO 19所需要的基本周期。所述微處理器系統(tǒng)包括兩套冗余的信號線路和分析裝置用以停止CPU，從而使得如果僅有一個分析裝置故障，具有運行中的分析裝置的CPU能繼續(xù)其工作。稍后通過比較計算結(jié)果或者由于處理器的停止，任何可能的差錯都能被這樣檢測。分析裝置17中的冗余的接口模塊(IM，TDP2)不經(jīng)自身傳送數(shù)據(jù)。只有用于填充和清空FIFO存儲器的邏輯22、23才必須要被冗余地全面實現(xiàn)。
有利地，當(dāng)采用以上所述的多內(nèi)核處理器架構(gòu)時，用于停止CPU的信號可以被設(shè)計為具有適當(dāng)?shù)墓收习踩?fail-safety)，同時減少所需的芯片表面。通過使用部分不完全的分析裝置，可以極大地削減制造成本。
如下表所示，示例性分析端口的特征在于特別低的基本周期花費。在典型的實例中，可通過關(guān)于原來需要的基本周期數(shù)來說僅約0.5％到1％的本發(fā)明的測試接口獲得運行時間的減少。下表中指示了傳輸數(shù)據(jù)包所需的基本周期數(shù)表

權(quán)利要求
1.用于嵌入式系統(tǒng)(9)的分析裝置，其中所述嵌入式系統(tǒng)(9)包括至少一個CPU(1)，可選地至少一根CPU總線(2)，以及至少一個存儲器(3)，所述分析裝置包括至少一個通信模塊(4)，其用于使用測試接口(5)輸入或輸出分析數(shù)據(jù)，其特征在于所述測試接口(5)除了控制線路以外，還包括至少一組交替地或以其他順序傳送數(shù)據(jù)字和地址字的數(shù)據(jù)線路，并且利用至少一條所述控制線路傳送是傳送數(shù)據(jù)字還是地址字的信息，從而使得，能夠?qū)嶋H地監(jiān)控和/或記錄在運行時間對可描述的內(nèi)部存儲器的內(nèi)容和訪問操作以及所述嵌入式系統(tǒng)的I/O訪問操作，而不使用所述CPU(1)的基本周期。
2.根據(jù)權(quán)利要求1所述的分析裝置，其特征在于，通過兩種、特別地至少三種可自由選擇的分析模式，所述分析模式關(guān)于為分析目的的所述CPU(1)在讀和/或?qū)憯?shù)據(jù)的參與方式和程度上各不相同，并且其中，根據(jù)所選擇的分析模式，-記錄所述CPU對特別限定的地址范圍的所有寫訪問操作，而不使用基本周期，或者-記錄所述CPU的所有讀訪問操作，或者-通過使用基本周期，執(zhí)行所述CPU從/向外部存儲器(6)的直接讀和寫。
3.根據(jù)權(quán)利要求1或2所述的分析裝置，其特征在于所述通信模塊包括邏輯(22、23)，為了實時地跟蹤寫和/或讀訪問操作，該邏輯獨立地具有通過數(shù)據(jù)連接對數(shù)據(jù)和/或控制和/或地址信息的訪問，即，沒有CPU的影響。
4.根據(jù)權(quán)利要求1至3中至少任何一項所述的分析裝置，其特征在于所述通信模塊被連接到高速緩存(8，8′，8″)或特別地包括該高速緩存，并且在寫和/或讀訪問操作中被傳送的數(shù)據(jù)能被存儲在所述高速緩存中，并且特別地，所述高速緩存之外的數(shù)據(jù)能被通過所述測試接口(5)以緩沖方式輸出，或者分別地，能夠使用該接口將數(shù)據(jù)寫入所述高速緩存。
5.根據(jù)權(quán)利要求1至4中至少任何一項所述的分析裝置，其特征在于所述測試接口(5)被連接到布置在所述嵌入式系統(tǒng)外部的測試存儲器(6)，并且所述外部測試存儲器(6)特別地是中央內(nèi)核存儲器或雙端口存儲器。
6.根據(jù)權(quán)利要求1至5中至少任何一項所述的分析裝置，其特征在于從所述通信模塊到所述外部存儲器的數(shù)據(jù)傳輸通過并行接口(5)進行。
7.根據(jù)權(quán)利要求1至6中至少任何一項所述的分析裝置，其特征在于所述外部存儲器(6)被連接到為外部調(diào)試應(yīng)用提供接口連接(14)的數(shù)據(jù)調(diào)整裝置(7)。
8.根據(jù)權(quán)利要求1至7中至少任何一項所述的分析裝置在嵌入式系統(tǒng)中的使用，所述嵌入式系統(tǒng)包括具有至少中央處理單元(1)和數(shù)據(jù)存儲器(3)的完全可操作的微型計算機。
9.根據(jù)權(quán)利要求1至7中至少任何一項所述的分析裝置在具有至少兩個處理器內(nèi)核(15，16)的用于機動車的集成微處理器系統(tǒng)中的使用，其中，完全的分析裝置(18)，特別地，根據(jù)權(quán)利要求1至7中至少任何一項所述的分析裝置，與包含在所述系統(tǒng)中的所述處理器內(nèi)核(16)中的至少一個相關(guān)聯(lián)。
10.根據(jù)權(quán)利要求9所述的使用，其特征在于除了具有所述完全的分析裝置的第一處理器內(nèi)核(16)之外，不完全的分析裝置(17)與所述集成微處理器系統(tǒng)中的另一處理器內(nèi)核(15)相關(guān)聯(lián)，所述不完全的分析裝置(17)與所述完全的分析裝置(18)相比具有減小的功能范圍。
11.根據(jù)權(quán)利要求1或10所述的使用，其特征在于所述功能范圍的減小涉及設(shè)置于所述分析裝置中的所述高速緩存(8′，8″)具有少量的存儲單元和/或小的字寬，和/或所述測試接口(5)不通向所述外部，和/或所述測試接口(5)不存在。
12.用于分析具有測試接口的嵌入式系統(tǒng)的方法，特別地，用于分析根據(jù)權(quán)利要求1至7中至少任何一項所述的嵌入式系統(tǒng)，其特征在于對于通過所述測試接口的數(shù)據(jù)傳輸，使用了這樣的數(shù)據(jù)傳輸協(xié)議，在該協(xié)議中，數(shù)據(jù)以幾組地址和數(shù)據(jù)被傳送。
13.根據(jù)權(quán)利要求12所述的方法，其特征在于提供了至少一種模式，在該模式中，實時的分析數(shù)據(jù)能被從包括至少CPU、數(shù)據(jù)存儲器、程序存儲器和I/O元件的系統(tǒng)中讀出，和/或能被寫入該系統(tǒng)，從而使得不需要因為所述分析而停止或中斷該系統(tǒng)。
14.根據(jù)權(quán)利要求12或13所述的方法，其特征在于-利用在此操作之前被特別緩沖的數(shù)據(jù)，所述嵌入式系統(tǒng)的存儲內(nèi)容或相對可估計的信息被實時地全部或部分地復(fù)制到外部存儲器中，和/或-利用在此操作之前被特別緩沖的數(shù)據(jù)，外部存儲器(6)的存儲內(nèi)容或關(guān)于該存儲器(6)的存儲內(nèi)容的任何相對可估計的信息，被實時地全部或部分地復(fù)制到所述嵌入式系統(tǒng)的存儲器中。
15.根據(jù)權(quán)利要求12至14中至少任何一項所述的方法，其特征在于如果發(fā)生所述CPU對RAM(3)的訪問操作，僅調(diào)試所須的數(shù)據(jù)被傳送到所述外部存儲器(6)。
16.根據(jù)權(quán)利要求12至15中至少任何一項所述的方法，其特征在于利用高速緩存(8，8′，8″)記錄所述CPU的寫訪問操作和/或讀訪問操作。
17.根據(jù)權(quán)利要求12至16中至少任何一項所述的方法，其特征在于關(guān)于所述寫訪問操作的信息被寫入所述高速緩存(8，8′，8″)而不需要額外的CPU命令或者被直接寫入所述通信模塊(4)，并且關(guān)于所述讀訪問操作的信息在所述CPU的主動協(xié)助下被寫入所述高速緩存。
全文摘要
本發(fā)明描述了一種用于嵌入式系統(tǒng)(9)的分析裝置，所述嵌入式系統(tǒng)(9)包括至少一個CPU(1)，至少一根CPU總線(2)，以及至少一個存儲器(3)。所述裝置包括通信模塊(4)，其用于使用測試接口(5)輸入或輸出分析數(shù)據(jù)，所述測試接口(5)除了控制線路以外，還包括至少一組數(shù)據(jù)線路。數(shù)據(jù)字和地址字被利用所述測試接口交替地或以其他順序傳送。這獲得了實現(xiàn)檢錯而幾乎不使用CPU的基本周期的優(yōu)點。
文檔編號G06F11/34GK101095119SQ200480041469
公開日2007年12月26日 申請日期2004年5月13日 優(yōu)先權(quán)日2004年2月9日
發(fā)明者B·沃斯, A·特雷斯科夫, H·麥克爾 申請人:大陸-特韋斯貿(mào)易合伙股份公司及兩合公司