專利名稱：真隨機數(shù)發(fā)生器的制作方法
技術領域：
本實用新型涉及一種真隨機數(shù)發(fā)生器。具體說涉及用于生成密碼算法的密鑰，銀行客戶的初始密碼，自動寄存機的密碼的高速真隨機數(shù)發(fā)生器。
背景技術：
隨機數(shù)分為偽隨機數(shù)和真隨機數(shù)兩種。偽隨機數(shù)是有一定規(guī)律可循的，周期長度為有限長的隨機數(shù)；偽隨機數(shù)是可預測的。真隨機數(shù)一般是由模擬電路構成的真隨機數(shù)發(fā)生器產(chǎn)生，由于在電路中引入了噪聲，真隨機數(shù)沒有規(guī)律可循，是完全不可預測的。
由于現(xiàn)有大部分的加密算法是公開的，信息安全的保證就依賴于對密鑰的保護；而產(chǎn)生密鑰一般都需要用到隨機數(shù)。于是，用于產(chǎn)生密鑰的隨機數(shù)就成了保證信息安全的關鍵。而只有完全不可預測的真隨機數(shù)才能真正保證信息的安全。
國內(nèi)已開發(fā)的隨機數(shù)發(fā)生器有以下幾種一種是用數(shù)字電路設計的偽隨機數(shù)發(fā)生器；另一種是用普通的模擬電路設計的真隨機數(shù)發(fā)生器，它的速度往往比較慢，而且產(chǎn)生的隨機數(shù)質(zhì)量也不好。還有一種是基于混沌理論的模擬電路設計的真隨機數(shù)發(fā)生器，必須有效防止電路進入飽和；否則，電路將脫離混沌狀態(tài)，無法產(chǎn)生真正的真隨機數(shù)。

發(fā)明內(nèi)容
本實用新型的目的在于提供一種防飽和、高速的真隨機數(shù)發(fā)生器。
本實用新型是基于混沌理論設計的真隨機數(shù)發(fā)生器，它包括級1～級8八級分別產(chǎn)生一位隨機數(shù)0或1的電路，該八級電路依次按前一級的輸出連接下一級的輸入，最后一級的輸出連接第一級輸入而形成環(huán)狀，每級電路均由運算電路和采樣/保持電路組成，其中運算電路包括比較器，運算放大器，在比較器的正輸入端與運算放大器的負輸入端間并聯(lián)連接有開關K1串聯(lián)電容C1和開關K2串聯(lián)電容C2的電路，在比較器的負輸入端與運算放大器的正輸入端間并聯(lián)連接有開關K3串聯(lián)電容C3和開關K4串聯(lián)電容C4的電路，比較器的正、負輸入端分別接輸入電壓Vin+，Vin-，比較器的輸出端與六個控制開關K9～K14的控制端相連，其中三個控制開關K9～K11的一端分別接控制參考電壓Vfs1+，Vfs2+，Vfs-，另一端與開關K2和電容C2的接點相連，另三個控制開關K12～K14的一端分別接控制參考電壓Vfs1+，Vfs2+，Vfs-，另一端與開關K3和電容C3的接點相連，運算放大器的正、負輸入端分別經(jīng)開關K7、K8接地，在運算放大器的正輸出端與開關K1和電容C1的接點間接有開關K5，運算放大器的負輸出端與開關K4和電容C4的接點間接有開關K6，同時運算放大器的正、負輸出端經(jīng)開關K15、K16與采樣/保持電路相連，所述的采樣/保持電路包括運算放大器，在該運算放大器的負輸入端與正輸出端間接有電容C5串聯(lián)開關K17后又并聯(lián)開關19的電路，運算放大器的正輸入端和負輸出端間接有電容C6串聯(lián)開關K18又并聯(lián)開關K20的電路，運算放大器的正、負輸出端分別接有開關K21和開關K22，各級電路中的比較器的負輸出端與寄存器相連，寄存器的輸出端與用于輸送出8位隨機數(shù)的數(shù)據(jù)通道相連。
本實用新型的優(yōu)點是1)本實用新型的真隨機數(shù)發(fā)生器可產(chǎn)生速率高達160Mbps的真隨機數(shù)，速度相當快。
2)本實用新型的真隨機數(shù)發(fā)生器在電路中存在有噪聲，因此所產(chǎn)生的真隨機數(shù)是完全不可預測的。并且由于是基于混沌的原理，所產(chǎn)生的真隨機數(shù)質(zhì)量很高，在均勻性，相關性等質(zhì)量指標上有很好的表現(xiàn)。
3)具有防飽和特性，本實用新型中的比較器能夠?qū)斎脒M行判斷，發(fā)現(xiàn)電路進入飽和以后，就會輸出相應的控制電平，調(diào)整電路的工作狀態(tài)，使電路重新進入正常的工作狀態(tài)。


圖1是本實用新型的真隨機數(shù)發(fā)生器構成框圖；圖2是真隨機數(shù)發(fā)生器中的一級產(chǎn)生隨機數(shù)的具體電路圖。
具體實施方式
參照圖1，圖2，本實用新型的真隨機數(shù)發(fā)生器包括標號為1～8的級1…級8八級電路結構完全相同的電路。每級電路分別產(chǎn)生一位隨機數(shù)0或1，該八級電路依次按前一級的輸出連接下一級的輸入，最后一級的輸出連接第一級輸入而形成環(huán)狀。上述的每級產(chǎn)生隨機數(shù)的電路均由運算電路11和采樣/保持電路12組成，其中運算電路11包括比較器13，運算放大器14，在比較器13的正輸入端與運算放大器14的負輸入端間并聯(lián)連接有開關K1串聯(lián)電容C1和開關K2串聯(lián)電容C2的電路，在比較器13的負輸入端與運算放大器14的正輸入端間并聯(lián)連接有開關K3串聯(lián)電容C3和開關K4串聯(lián)電容C4的電路，比較器13的正、負輸入端分別接輸入電壓Vin+，Vin-，比較器13的輸出端與六個控制開關K9～K14的控制端相連，其中三個控制開關K9～K11的一端分別接控制參考電壓Vfs1+，Vfs2+，Vfs-，另一端與開關K2和電容C2的接點相連，另三個控制開關K12～K14的一端分別接控制參考電壓Vfs1+，Vfs2+，Vfs-，另一端與開關K3和電容C3的接點相連，運算放大器14的正、負輸入端分別經(jīng)開關K7、K8接地，在運算放大器14的正輸出端與開關K1和電容C1的接點間接有開關K5，運算放大器14的負輸出端與開關K4和電容C4的接點間接有開關K6，同時運算放大器14的正、負輸出端經(jīng)開關K15、K16與采樣/保持電路12相連。所述的采樣/保持電路12包括運算放大器15，在運算放大器15的負輸入端與正輸出端間接有電容C5串聯(lián)開關K17后又并聯(lián)開關K19的電路，在運算放大器15的正輸入端和負輸出端間接有電容C6串聯(lián)開關K18又并聯(lián)開關K20的電路，在運算放大器15的正、負輸出端分別接有開關K21和開關K22。各級電路中的比較器13的負輸出端與寄存器9相連，寄存器的輸出端與用于輸送出8位隨機數(shù)的數(shù)據(jù)通道10相連。
八級電路首尾相連組成一個環(huán)狀，寄存器9儲存每級電路產(chǎn)生的一位隨機數(shù)，并組成一個8位隨機數(shù)通過數(shù)據(jù)通道10傳送給加密模塊等外部電路。運算電路11根據(jù)輸入電壓計算出輸出電壓，并由比較器13負輸出端產(chǎn)生一位隨機數(shù)傳送到寄存器9。采樣/保持電路12對運算電路11的輸出電壓進行采樣和保持，使得級之間可以直接相連。
上述的運算放大器14通常采用放大倍數(shù)為1000的運算放大器。所說的開關k1、k2、k3、k4、k5、k6、k7、k8、k9、k10、k11、k12、k13、k14、k15、k16、k17、k18、k19、k20、k21、k22可以用由CMOS傳輸門組成的開關。
使用時，可以將本實用新型作為SOC(System on Chip，片上系統(tǒng))芯片的一個模塊，也可以單獨作為一塊芯片，插在PCI卡上，將所產(chǎn)生的隨機數(shù)通過PCI總線接口傳往主機。
各級電路中的開關是在一組時鐘信號Φ1，Φ21，Φ22的控制下工作的。Φ1，Φ21，Φ22是頻率為20Mhz，占空比為0.5的時鐘信號。其中，開關K1、K2、K3、K4、K17、K18、K21、K22由時鐘信號Φ22控制，開關K5、K6、K15、K16由時鐘信號Φ1控制，開關K7、K8由時鐘信號Φ21控制，開關K19、K20由時鐘信號Φ21的反向電平Φ21控制。在前半周期Φ21，Φ22為高電平，Φ1為低電平；在后半周期，Φ21，Φ22變?yōu)榈碗娖?，?為高電平。為了防止電路的充放電效應，通常，使時鐘信號Φ21比Φ22超前一段很小的時間，一般為4ns。受這組時鐘的控制，電路主要工作在兩個工作階段。
1)采樣階段運算電路11中受時鐘信號Φ21控制的開關K7，K8和Φ22控制的開關K1～K4閉合；時鐘信號Φ1控制的開關K5，K6和控制參考電壓的開關K9～K14則全部關斷，輸入電壓對電容C1～C4進行充電。此時采樣/飽和電路12中受時鐘信號Φ22控制的四個開關K17，K18，K21，K22閉合，時鐘信號Φ21控制的開關K19，K20則關斷。采樣飽和電路12在這個階段將輸出電壓傳輸給下一級電路。
2)運算階段運算電路11中時鐘信號Φ21控制的開關K7，K8和Φ22控制的開關K1～K4先后關斷；然后時鐘信號Φ1控制的開關K5，K6閉合，K9～K14則根據(jù)比較器13的輸出來確定具體的工作狀態(tài)。比較器13先判斷電路的工作狀態(tài)，如果電路沒有進入飽和狀態(tài)，當輸入電壓為正時，則閉合K9和K14，正向加入電壓Vfs1，當輸入電壓為負時，閉合K11和K12，反向加入電壓Vfs1。反之，如果電路已經(jīng)進入了飽和狀態(tài)，當輸入電壓為正時，則閉合K10和K14，正向加入電壓Vfs2；當輸入電壓為負時，閉和K11和K13，反向加入電壓Vfs2，從而使電路重新回到正常的工作狀態(tài)。并且比較器13的負輸出端上的電平0或1就作為一位隨機數(shù)送往寄存器9。此時運算電路11的輸出通過時鐘信號Φ1控制的兩個開關K15，K16與采樣/飽和電路12的電容C5，C6相連，對它們充電。此時采樣/飽和電路12中受時鐘信號Φ21控制的開關K19，K20閉合，時鐘信號Φ22控制的四個開關K17，K18，K21，K22關端，采樣/飽和電路12對運算電路11的輸出電壓進行采樣。
權利要求1.真隨機數(shù)發(fā)生器，其特征是它包括級1～級8(1)～(8)八級分別產(chǎn)生一位隨機數(shù)0或1的電路，該八級電路依次按前一級的輸出連接下一級的輸入，最后一級的輸出連接第一級輸入而形成環(huán)狀，每級電路均由運算電路(11)和采樣/保持電路(12)組成，其中運算電路(11)包括比較器(13)，運算放大器(14)，在比較器(13)的正輸入端與運算放大器(14)的負輸入端間并聯(lián)連接有開關(K1)串聯(lián)電容(C1)和開關(K2)串聯(lián)電容(C2)的電路，在比較器(13)的負輸入端與運算放大器(14)的正輸入端間并聯(lián)連接有開關(K3)串聯(lián)電容(C3)和開關(K4)串聯(lián)電容(C4)的電路，比較器(13)的正、負輸入端分別接輸入電壓(Vin+，Vin-)，比較器(13)的輸出端與六個控制開關(K9～K14)的控制端相連，其中三個控制開關(K9～K11)的一端分別接控制參考電壓(Vfs1+，Vfs2+，Vfs-)，另一端與開關(K2)和電容(C2)的接點相連，另三個控制開關(K12～K14)的一端分別接控制參考電壓(Vfs1+，Vfs2+，Vfs-)，另一端與開關(K3)和電容(C3)的接點相連，運算放大器(14)的正、負輸入端分別經(jīng)開關(K7)、(K8)接地，在運算放大器(14)的正輸出端與開關(K1)和電容(C1)的接點間接有開關(K5)，運算放大器(14)的負輸出端與開關(K4)和電容(C4)的接點間接有開關(K6)，同時運算放大器(14)的正、負輸出端經(jīng)開關(K15)、(K16)與采樣/保持電路(12)相連，所述的采樣/保持電路(12)包括運算放大器(15)，在運算放大器(15)的負輸入端與正輸出端間接有電容(C5)串聯(lián)開關(K17)后又并聯(lián)開關(K19)的電路，在運算放大器(15)的正輸入端和負輸出端間接有電容(C6)串聯(lián)開關(K18)又并聯(lián)開關(K20)的電路，在運算放大器(15)的正、負輸出端分別接有開關(K21)和開關(K22)，各級電路中的比較器(13)的負輸出端與寄存器(9)相連，寄存器的輸出端與用于輸送出8位隨機數(shù)的數(shù)據(jù)通道(10)相連。
2.根據(jù)權利要求1所述的真隨機數(shù)發(fā)生器，其特征在于所說的運算放大器14是放大倍數(shù)為1000的運算放大器。
3.根據(jù)權利要求1所述的真隨機數(shù)發(fā)生器，其特征在于所說的開關(k1)、(k2)、(k3)、(k4)、(k5)、(k6)、(k7)、(k8)、(k9)、(k10)、(k11)、(k12)、(k13)、(k14)、(k15)、(k16)、(k17)、(k18)、(k19)、(k20)、(k21)、(k22)是由CMOS傳輸門組成的開關。
專利摘要本實用新型涉及一種真隨機數(shù)發(fā)生器，它包括級1～級8八級分別產(chǎn)生一位隨機數(shù)0或1的電路，寄存器和數(shù)據(jù)通道。八級電路依次按前一級的輸出連接下一級的輸入，最后一級輸出連接第一級輸入而形成環(huán)狀，各級電路輸出的隨機數(shù)輸入到寄存器，寄存器輸出的8位隨機數(shù)通過數(shù)據(jù)通道送往外圍電路。該真隨機數(shù)發(fā)生器可產(chǎn)生速率為160M bps的高質(zhì)量真隨機數(shù)。所產(chǎn)生的隨機數(shù)可用于生成密碼算法的密鑰，銀行客戶的初始密碼，自動寄存機的密碼等，它的真隨機性是信息安全的重要保證。
文檔編號G06F7/58GK2594867SQ02291710
公開日2003年12月24日 申請日期2002年12月12日 優(yōu)先權日2002年12月12日
發(fā)明者沈海斌, 何樂年, 嚴曉浪, 俞俊 申請人:浙江大學