一種自適應(yīng)校準(zhǔn)采樣直流偏置的fpga及智能控制裝置的制造方法
【專(zhuān)利摘要】本實(shí)用新型提供一種自適應(yīng)校準(zhǔn)采樣直流偏置的FPGA及智能控制裝置，包括第一、第二、第三運(yùn)算器和邏輯位移器；第一運(yùn)算器為減法運(yùn)算器，其第一輸入端與第二運(yùn)算器的輸出端及第三運(yùn)算器的第一輸入端均相連，第二輸入端與邏輯位移器的輸出端相連，輸出端與第二運(yùn)算器的第一輸入端相連；第二運(yùn)算器為加法運(yùn)算器，其第二輸入端與ADC相連，輸出端與邏輯位移器的輸入端相連；第三運(yùn)算器為減法運(yùn)算器，其第二輸入端與ADC相連，輸出端與外部的DSP芯片相連；邏輯位移器通過(guò)數(shù)據(jù)連線(xiàn)的偏移排列實(shí)現(xiàn)二進(jìn)制數(shù)位移，且二進(jìn)制數(shù)位移位數(shù)由ADC的采樣頻率決定。實(shí)施本實(shí)用新型，可自適應(yīng)校準(zhǔn)采樣結(jié)果的直流偏置，省時(shí)省力，具有擴(kuò)展性且利用工業(yè)批量生產(chǎn)。
【專(zhuān)利說(shuō)明】
一種自適應(yīng)校準(zhǔn)采樣直流偏置的FPGA及智能控制裝置
技術(shù)領(lǐng)域
[0001] 本實(shí)用新型涉及電力系統(tǒng)裝置智能化控制技術(shù)領(lǐng)域，尤其涉及一種自適應(yīng)校準(zhǔn)采 樣直流偏置的FPGA及智能控制裝置。
【背景技術(shù)】
[0002] 電力系統(tǒng)智能控制裝置(如電能質(zhì)量治理裝置、諧波治理裝置)需配置采樣設(shè)備對(duì) 目標(biāo)電能參數(shù)及輸出的電能參數(shù)進(jìn)行采樣，作為控制算法的基礎(chǔ)和來(lái)源。然而，電能參數(shù)通 常為幾百伏特甚至到一萬(wàn)伏特的高等級(jí)電壓，智能控制裝置卻能夠直接處理的電壓等級(jí)一 般為5伏特到10伏特左右。
[0003] 因此，如圖1所示，原始的電能參數(shù)信號(hào)（即高壓信號(hào)）需經(jīng)一級(jí)或多級(jí)PT/CT轉(zhuǎn)換 成低壓采樣信號(hào)后，再通過(guò)霍爾測(cè)量元件轉(zhuǎn)換成ADC(數(shù)模轉(zhuǎn)換器)采樣芯片或板卡所能處 理的電壓信號(hào)。在FPGA芯片控制下，ADC采樣芯片完成采樣過(guò)程，并將采樣到的電壓信號(hào)交 由FPGA芯片，進(jìn)一步輸出給智能控制裝置的核心處理器DSP進(jìn)行計(jì)算。
[0004]在上述轉(zhuǎn)換和采樣過(guò)程中，如果霍爾測(cè)量元件的供電電壓供給不平衡或ADC芯片 的參考電壓不平衡，就會(huì)使得采樣結(jié)果出現(xiàn)直流偏置。一旦直流偏置疊加在電力系統(tǒng)的工 頻50Hz之上，會(huì)給后續(xù)的控制算法帶來(lái)非常不利的影響，例如過(guò)零點(diǎn)檢測(cè)的相位偏差、有效 值計(jì)算的偏移以及諧波分量計(jì)算的頻譜分布錯(cuò)誤等等。
[0005] 為了解決上述轉(zhuǎn)換和采樣過(guò)程中存在的問(wèn)題，通常使用標(biāo)準(zhǔn)信號(hào)源進(jìn)行校準(zhǔn)的方 法。該方法為采用信號(hào)源輸送一個(gè)標(biāo)準(zhǔn)的工頻電壓信號(hào)，然后統(tǒng)計(jì)分析最終得到的數(shù)字化 信號(hào)，并待提取出直流分量后，手動(dòng)調(diào)校采樣器件的供電電壓平衡和ADC芯片的參考電壓平 衡，或者在數(shù)字化以后的信號(hào)中，通過(guò)數(shù)字式的校正系數(shù)在原始的采樣數(shù)值基礎(chǔ)上減去校 準(zhǔn)計(jì)算得到的直流校正系數(shù)，獲得沒(méi)有直流偏置的采樣結(jié)果，但是該方法的缺點(diǎn)在于:一、 需要過(guò)多的人工干預(yù)，費(fèi)時(shí)費(fèi)力;二、不具有擴(kuò)展性，不利于工業(yè)批量生產(chǎn)。 【實(shí)用新型內(nèi)容】
[0006] 本實(shí)用新型實(shí)施例所要解決的技術(shù)問(wèn)題在于，提供一種自適應(yīng)校準(zhǔn)采樣直流偏置 的FPGA及智能控制裝置，可自適應(yīng)校準(zhǔn)采樣結(jié)果的直流偏置，省時(shí)省力，具有擴(kuò)展性且利用 工業(yè)批量生產(chǎn)。
[0007] 為了解決上述技術(shù)問(wèn)題，本實(shí)用新型實(shí)施例提供了一種自適應(yīng)校準(zhǔn)采樣直流偏置 的FPGA，其與ADC采樣芯片相配合，所述FPGA包括第一運(yùn)算器、第二運(yùn)算器、第三運(yùn)算器以及 邏輯位移器;其中，
[0008] 所述第一運(yùn)算器、第二運(yùn)算器及第三運(yùn)算器均具有兩個(gè)輸入端和一個(gè)輸出端；
[0009] 所述第一運(yùn)算器為減法運(yùn)算器，其第一輸入端與所述第二運(yùn)算器的輸出端及所述 第三運(yùn)算器的第一輸入端均相連，第二輸入端與所述邏輯位移器的輸出端相連，輸出端與 所述第二運(yùn)算器的第一輸入端相連；
[0010] 所述第二運(yùn)算器為加法運(yùn)算器，其第二輸入端與所述ADC采樣芯片相連，輸出端與 所述邏輯位移器的輸入端相連；
[0011] 所述第三運(yùn)算器為減法運(yùn)算器，其第二輸入端與所述ADC采樣芯片相連，輸出端與 外部的DSP芯片相連；
[0012] 所述邏輯位移器通過(guò)數(shù)據(jù)連線(xiàn)的偏移排列實(shí)現(xiàn)二進(jìn)制數(shù)位移;其中，所述二進(jìn)制 數(shù)位移位數(shù)由所述ADC采樣芯片的采樣頻率決定；
[0013] 其中，所述FPGA還包括寄存器，所述寄存器位于所述第二運(yùn)算器的輸出端及所述 第三運(yùn)算器的第一輸入端之間，還與所述第一運(yùn)算器的第一輸入端及所述邏輯位移器的輸 入端均相連。
[0014] 其中，當(dāng)所述ADC采樣芯片的采樣頻率為20kHz時(shí)，所述邏輯位移器可實(shí)現(xiàn)16位二 進(jìn)制數(shù)右移。
[0015] 本實(shí)用新型實(shí)施例還提供了一種智能控制裝置，其包括前述的FPGA。
[0016] 實(shí)施本實(shí)用新型實(shí)施例，具有如下有益效果：
[0017] 在本實(shí)用新型實(shí)施例中，由于FPGA中邏輯位移器的二進(jìn)制數(shù)位移位數(shù)由ADC采樣 芯片的采樣頻率決定，可通過(guò)第一運(yùn)算器、第二運(yùn)算器、第三運(yùn)算器以及邏輯位移器模擬出 ADC采樣芯片直流偏置并自適應(yīng)校準(zhǔn)，因此省時(shí)省力，具有擴(kuò)展性且利用工業(yè)批量生產(chǎn)。
【附圖說(shuō)明】
[0018] 為了更清楚地說(shuō)明本實(shí)用新型實(shí)施例或現(xiàn)有技術(shù)中的技術(shù)方案，下面將對(duì)實(shí)施例 或現(xiàn)有技術(shù)描述中所需要使用的附圖作簡(jiǎn)單地介紹，顯而易見(jiàn)地，下面描述中的附圖僅僅 是本實(shí)用新型的一些實(shí)施例，對(duì)于本領(lǐng)域普通技術(shù)人員來(lái)講，在不付出創(chuàng)造性勞動(dòng)性的前 提下，根據(jù)這些附圖獲得其他的附圖仍屬于本實(shí)用新型的范疇。
[0019] 圖1為現(xiàn)有技術(shù)中自適應(yīng)校準(zhǔn)采樣直流偏置的FPGA的邏輯設(shè)計(jì)的結(jié)構(gòu)示意圖；
[0020] 圖2為本實(shí)用新型實(shí)施例一提供的自適應(yīng)校準(zhǔn)采樣直流偏置的FPGA的邏輯設(shè)計(jì)的 結(jié)構(gòu)示意圖；
[0021 ]圖3為本實(shí)用新型實(shí)施例一提供的自適應(yīng)校準(zhǔn)采樣直流偏置的FPGA中直流偏置提 取的應(yīng)用場(chǎng)景圖；
[0022]圖4為本實(shí)用新型實(shí)施例一提供的自適應(yīng)校準(zhǔn)采樣直流偏置的FPGA中直流偏置校 準(zhǔn)的應(yīng)用場(chǎng)景圖；
[0023]圖中，1-第一運(yùn)算器，2-第二運(yùn)算器，3-第三運(yùn)算器，4-邏輯位移器。
【具體實(shí)施方式】
[0024] 為使本實(shí)用新型的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚，下面將結(jié)合附圖對(duì)本實(shí)用新 型作進(jìn)一步地詳細(xì)描述。
[0025] 發(fā)明人發(fā)現(xiàn)，智能控制裝置轉(zhuǎn)換和采樣過(guò)程中，可利用FPGA的硬件計(jì)算能力，在 ADC采樣結(jié)果傳送到DSP之前，對(duì)其進(jìn)行消除直流偏置處理。因此，提出在FPGA上構(gòu)造一個(gè)等 同于低通數(shù)字式濾波器的電路來(lái)提取直流分量，以某一截止頻率進(jìn)行濾波，得到滿(mǎn)足電力 系統(tǒng)設(shè)計(jì)條件的濾波結(jié)果，然后進(jìn)行下一步的校準(zhǔn)處理。
[0026]該電路低通濾波器的原理為在ADC采樣結(jié)果輸入的數(shù)值序列x上，進(jìn)行公式（1)的 迭代計(jì)算，得到直流分量的序列y:
[0027] y(n)=ax(n)+(l-a)y(n-i) (1)
[0028] 式（1)中，a為濾波系數(shù)，其與截止頻率fQ的關(guān)系為： .其中，t s和fs ， 分別為ADC采樣芯片的采樣周期和采樣頻率。
[0029]直流分量y得到以后，采用公式(2)做一次減法，得到ADC采樣結(jié)果輸入數(shù)值序列x 中的交流分量z，即得到?jīng)]有直流偏置的采樣結(jié)果：
[0030] Z(n)=X(n)-y(n) (2)
[0031] 由于濾波系數(shù)a為小數(shù)，經(jīng)轉(zhuǎn)換為整數(shù)后，可確定出采樣結(jié)果的精度，并根據(jù)采樣 結(jié)果的精度利用FPGA的計(jì)算能力進(jìn)行直流偏置自適應(yīng)校準(zhǔn)的實(shí)現(xiàn)。
[0032]以ADC采樣芯片的采樣頻率fs = 20kHz，采樣周期ts = 0.5ms為例，設(shè)計(jì)出截止頻率 fo = 0 ? 1Hz，得到濾波系數(shù) a = 〇 .000031415926;
[0033]濾波系數(shù)a需要首先近似轉(zhuǎn)換成整數(shù)為^ ，由變換后的 濾波系數(shù)a可知，ADC采樣芯片的精度為16位；
[0034]因此，公式（1)可轉(zhuǎn)變成公式(3):
[0036] 并進(jìn)一步將公式(3)改寫(xiě)成FPGA硬件計(jì)算所能夠表達(dá)的計(jì)算公式(4): f = (/ -(/? 15)) + .v ,,
[0037] , . (4) y-t? 15
[0038]式⑷中，運(yùn)算符"+"表示無(wú)符號(hào)的加法，在硬件電路中可以用運(yùn)算器ADDER實(shí)現(xiàn)； 運(yùn)算符表示無(wú)符號(hào)的減法，在硬件電路中使用運(yùn)算器ADDER實(shí)現(xiàn);運(yùn)算符"》"表示二進(jìn)制 右移，在硬件電路中通過(guò)數(shù)據(jù)連線(xiàn)的偏移排列實(shí)現(xiàn)。
[0039]綜上所述，如圖2所示，為本實(shí)用新型實(shí)施例一中，發(fā)明人提供的一種自適應(yīng)校準(zhǔn) 采樣直流偏置的FPGA，其與ADC采樣芯片（未圖示）相配合，F(xiàn)PGA包括第一運(yùn)算器1、第二運(yùn) 算器2、第三運(yùn)算器3以及邏輯位移器4;其中，
[0040] 第一運(yùn)算器1、第二運(yùn)算器2及第三運(yùn)算器3均具有兩個(gè)輸入端和一個(gè)輸出端；
[0041] 第一運(yùn)算器1為減法運(yùn)算器，其第一輸入端與第二運(yùn)算器2的輸出端及第三運(yùn)算器 3的第一輸入端均相連，第二輸入端與邏輯位移器4的輸出端相連，輸出端與第二運(yùn)算器2的 第一輸入端相連；
[0042] 第二運(yùn)算器2為加法運(yùn)算器，其第二輸入端與ADC采樣芯片相連，輸出端與邏輯位 移器4的輸入端相連；
[0043]第三運(yùn)算器3為減法運(yùn)算器，其第二輸入端與ADC采樣芯片相連，輸出端與外部的 DSP芯片(未圖示)相連；
[0044]邏輯位移器4通過(guò)數(shù)據(jù)連線(xiàn)的偏移排列實(shí)現(xiàn)二進(jìn)制數(shù)位移;其中，二進(jìn)制數(shù)位移位 數(shù)由ADC采樣芯片的采樣頻率決定。
[0045]應(yīng)當(dāng)說(shuō)明的是，F(xiàn)PGA構(gòu)建的截止頻率fo根據(jù)ADC采樣芯片的實(shí)際采樣頻率fs進(jìn)行設(shè) 計(jì)，當(dāng)ADC采樣芯片的實(shí)際采樣頻率為固定值時(shí)，則FPGA構(gòu)建的截止頻率也為固定值，從而 可以得到濾波系數(shù)a，進(jìn)一步推導(dǎo)出ADC采樣結(jié)果的精度，而邏輯位移器4二進(jìn)制數(shù)位移的位 數(shù)由上述ADC采樣結(jié)果的精度決定，因此邏輯位移器4二進(jìn)制數(shù)位移由ADC采樣芯片的采樣 頻率決定。
[0046]以ADC采樣芯片的采樣頻率fs = 20kHz，采樣周期ts = 0.5ms為例，邏輯位移器4可實(shí) 現(xiàn)16位二進(jìn)制數(shù)右移。
[0047] 更進(jìn)一步的，F(xiàn)PGA還包括寄存器5,寄存器5位于第二運(yùn)算器2的輸出端及第三運(yùn)算 器3的第一輸入端之間，還與第一運(yùn)算器1的第一輸入端及邏輯位移器4的輸入端均相連。
[0048] 如圖3和圖4所示，對(duì)本實(shí)用新型實(shí)施例一中的自適應(yīng)校準(zhǔn)采樣直流偏置的FPGA的 應(yīng)用場(chǎng)景做進(jìn)一步說(shuō)明：
[0049] 圖3中，直流分量計(jì)算中間結(jié)果t由寄存器mean_reg保存，運(yùn)算器AddO完成公式(4) 中的減法運(yùn)算，計(jì)算得到t-(t>>15)，并將計(jì)算結(jié)果送到運(yùn)算器Addl作為第一個(gè)輸入； ADC采樣芯片輸入的數(shù)據(jù)x從sample端口進(jìn)入運(yùn)算電路，作為運(yùn)算器Addl的一個(gè)輸入;運(yùn)算 器Addl完成公式(4)中的加號(hào)算符，計(jì)算得到t-(t> >15)+x，結(jié)果傳送到寄存器mean_reg 完成對(duì)中間結(jié)果t的更新。
[0050] 圖4中，直流分量y提取完成以后，校準(zhǔn)以后的結(jié)果ycipt = x-y可以在直流分量的基 礎(chǔ)上再進(jìn)行一次數(shù)學(xué)運(yùn)算得到，通過(guò)端口 acresult完成輸出。
[0051] 相對(duì)于本實(shí)用新型實(shí)施例一，本實(shí)用新型實(shí)施例二提供了一種智能控制裝置，該 智能控制裝置包括本實(shí)用新型實(shí)施例一的自適應(yīng)校準(zhǔn)采樣直流偏置的FPGA，具有與本實(shí)用 新型實(shí)施例一中自適應(yīng)校準(zhǔn)采樣直流偏置的FPGA相同構(gòu)造及連接關(guān)系，因此在此不再一一 贅述。
[0052]實(shí)施本實(shí)用新型實(shí)施例，具有如下有益效果：
[0053] 在本實(shí)用新型實(shí)施例中，由于FPGA中邏輯位移器的二進(jìn)制數(shù)位移位數(shù)由ADC采樣 芯片的采樣頻率決定，可通過(guò)第一運(yùn)算器、第二運(yùn)算器、第三運(yùn)算器以及邏輯位移器模擬出 ADC采樣芯片直流偏置并自適應(yīng)校準(zhǔn)，因此省時(shí)省力，具有擴(kuò)展性且利用工業(yè)批量生產(chǎn)。 [0054]以上所揭露的僅為本實(shí)用新型一種較佳實(shí)施例而已，當(dāng)然不能以此來(lái)限定本實(shí)用 新型之權(quán)利范圍，因此依本實(shí)用新型權(quán)利要求所作的等同變化，仍屬本實(shí)用新型所涵蓋的 范圍。
【主權(quán)項(xiàng)】
1. 一種自適應(yīng)校準(zhǔn)采樣直流偏置的FPGA，其特征在于，其與ADC采樣芯片相配合，所述 FPGA包括第一運(yùn)算器(1 )、第二運(yùn)算器(2)、第三運(yùn)算器(3)，以及邏輯位移器(4);其中， 所述第一運(yùn)算器（1)、第二運(yùn)算器（2)及第三運(yùn)算器(3)均具有兩個(gè)輸入端和一個(gè)輸出 端； 所述第一運(yùn)算器（1)為減法運(yùn)算器，其第一輸入端與所述第二運(yùn)算器(2)的輸出端及所 述第三運(yùn)算器(3)的第一輸入端均相連，第二輸入端與所述邏輯位移器(4)的輸出端相連， 輸出端與所述第二運(yùn)算器(2)的第一輸入端相連； 所述第二運(yùn)算器(2)為加法運(yùn)算器，其第二輸入端與所述ADC采樣芯片相連，輸出端與 所述邏輯位移器(4)的輸入端相連； 所述第三運(yùn)算器(3)為減法運(yùn)算器，其第二輸入端與所述ADC采樣芯片相連，輸出端與 外部的DSP芯片相連； 所述邏輯位移器(4)通過(guò)數(shù)據(jù)連線(xiàn)的偏移排列實(shí)現(xiàn)二進(jìn)制數(shù)位移;其中，所述二進(jìn)制數(shù) 位移位數(shù)由所述ADC采樣芯片的采樣頻率決定； 其中，所述FPGA還包括寄存器(5)，所述寄存器(5)位于所述第二運(yùn)算器(2)的輸出端及 所述第三運(yùn)算器(3)的第一輸入端之間，還與所述第一運(yùn)算器（1)的第一輸入端及所述邏輯 位移器(4)的輸入端均相連。2. 如權(quán)利要求1所述的FPGA，其特征在于，當(dāng)所述ADC采樣芯片的采樣頻率為20kHz時(shí)， 所述邏輯位移器(4)可實(shí)現(xiàn)16位二進(jìn)制數(shù)右移。3. -種智能控制裝置，其特征在于，其包括如權(quán)利要求1或2所述的FPGA。
【文檔編號(hào)】G05B13/02GK205594336SQ201521114618
【公開(kāi)日】2016年9月21日
【申請(qǐng)日】2015年12月30日
【發(fā)明人】張華贏, 姚森敬, 曹軍威, 袁仲達(dá), 楊潔
【申請(qǐng)人】深圳供電局有限公司, 清華大學(xué)