一種自適應(yīng)校準(zhǔn)采樣直流偏置的fpga及智能控制裝置的制造方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明設(shè)及電力系統(tǒng)裝置智能化控制技術(shù)領(lǐng)域，尤其設(shè)及一種自適應(yīng)校準(zhǔn)采樣直 流偏置的FPGA及智能控制裝置。
【背景技術(shù)】
[0002] 電力系統(tǒng)智能控制裝置(如電能質(zhì)量治理裝置、諧波治理裝置)需配置采樣設(shè)備對(duì) 目標(biāo)電能參數(shù)及輸出的電能參數(shù)進(jìn)行采樣，作為控制算法的基礎(chǔ)和來源。然而，電能參數(shù)通 常為幾百伏特甚至到一萬伏特的高等級(jí)電壓，智能控制裝置卻能夠直接處理的電壓等級(jí)一 般為5伏特到10伏特左右。
[0003]因此，如圖1所示，原始的電能參數(shù)信號(hào)（即高壓信號(hào)）需經(jīng)一級(jí)或多級(jí)PT/CT轉(zhuǎn)換 成低壓采樣信號(hào)后，再通過霍爾測(cè)量元件轉(zhuǎn)換成ADC(數(shù)模轉(zhuǎn)換器)采樣忍片或板卡所能處 理的電壓信號(hào)。在FPGA忍片控制下，ADC采樣忍片完成采樣過程，并將采樣到的電壓信號(hào)交 由FPGA忍片，進(jìn)一步輸出給智能控制裝置的核屯、處理器DSP進(jìn)行計(jì)算。
[0004]在上述轉(zhuǎn)換和采樣過程中，如果霍爾測(cè)量元件的供電電壓供給不平衡或ADC忍片 的參考電壓不平衡，就會(huì)使得采樣結(jié)果出現(xiàn)直流偏置。一旦直流偏置疊加在電力系統(tǒng)的工 頻50化之上，會(huì)給后續(xù)的控制算法帶來非常不利的影響，例如過零點(diǎn)檢測(cè)的相位偏差、有效 值計(jì)算的偏移W及諧波分量計(jì)算的頻譜分布錯(cuò)誤等等。
[0005]為了解決上述轉(zhuǎn)換和采樣過程中存在的問題，通常使用標(biāo)準(zhǔn)信號(hào)源進(jìn)行校準(zhǔn)的方 法。該方法為采用信號(hào)源輸送一個(gè)標(biāo)準(zhǔn)的工頻電壓信號(hào)，然后統(tǒng)計(jì)分析最終得到的數(shù)字化 信號(hào)，并待提取出直流分量后，手動(dòng)調(diào)校采樣器件的供電電壓平衡和ADC忍片的參考電壓平 衡，或者在數(shù)字化W后的信號(hào)中，通過數(shù)字式的校正系數(shù)在原始的采樣數(shù)值基礎(chǔ)上減去校 準(zhǔn)計(jì)算得到的直流校正系數(shù)，獲得沒有直流偏置的采樣結(jié)果，但是該方法的缺點(diǎn)在于:一、 需要過多的人工干預(yù)，費(fèi)時(shí)費(fèi)力;二、不具有擴(kuò)展性，不利于工業(yè)批量生產(chǎn)。

【發(fā)明內(nèi)容】

[0006]本發(fā)明實(shí)施例所要解決的技術(shù)問題在于，提供一種自適應(yīng)校準(zhǔn)采樣直流偏置的 FPGA及智能控制裝置，可自適應(yīng)校準(zhǔn)采樣結(jié)果的直流偏置，省時(shí)省力，具有擴(kuò)展性且利用工 業(yè)批量生產(chǎn)。
[0007]為了解決上述技術(shù)問題，本發(fā)明實(shí)施例提供了一種自適應(yīng)校準(zhǔn)采樣直流偏置的 FPGA，其與ADC采樣忍片相配合，所述FPGA包括第一運(yùn)算器、第二運(yùn)算器、第Ξ運(yùn)算器W及邏 輯位移器;其中， 所述第一運(yùn)算器、第二運(yùn)算器及第Ξ運(yùn)算器均具有兩個(gè)輸入端和一個(gè)輸出端； 所述第一運(yùn)算器為減法運(yùn)算器，其第一輸入端與所述第二運(yùn)算器的輸出端及所述第Ξ運(yùn)算器的第一輸入端均相連，第二輸入端與所述邏輯位移器的輸出端相連，輸出端與所述 第二運(yùn)算器的第一輸入端相連； 所述第二運(yùn)算器為加法運(yùn)算器，其第二輸入端與所述ADC采樣忍片相連，輸出端與所述 邏輯位移器的輸入端相連； 所述第Ξ運(yùn)算器為減法運(yùn)算器，其第二輸入端與所述ADC采樣忍片相連，輸出端與外部 的DSP忍片相連； 所述邏輯位移器通過數(shù)據(jù)連線的偏移排列實(shí)現(xiàn)二進(jìn)制數(shù)位移;其中，所述二進(jìn)制數(shù)位 移位數(shù)由所述ADC采樣忍片的采樣頻率決定。
[000引其中，當(dāng)所述ADC采樣忍片的采樣頻率為20Ifflz時(shí)，所述邏輯位移器可實(shí)現(xiàn)16位二 進(jìn)制數(shù)右移。
[0009] 其中，所述FPGA還包括寄存器，所述寄存器位于所述第二運(yùn)算器的輸出端及所述 第Ξ運(yùn)算器的第一輸入端之間，還與所述第一運(yùn)算器的第一輸入端及所述邏輯位移器的輸 入端均相連。
[0010] 本發(fā)明實(shí)施例還提供了一種智能控制裝置，其包括前述的FPGA。
[0011] 實(shí)施本發(fā)明實(shí)施例，具有如下有益效果： 在本發(fā)明實(shí)施例中，由于FPGA中邏輯位移器的二進(jìn)制數(shù)位移位數(shù)由ADC采樣忍片的采 樣頻率決定，可通過第一運(yùn)算器、第二運(yùn)算器、第Ξ運(yùn)算器W及邏輯位移器模擬出ADC采樣 忍片直流偏置并自適應(yīng)校準(zhǔn)，因此省時(shí)省力，具有擴(kuò)展性且利用工業(yè)批量生產(chǎn)。
【附圖說明】
[0012] 為了更清楚地說明本發(fā)明實(shí)施例或現(xiàn)有技術(shù)中的技術(shù)方案，下面將對(duì)實(shí)施例或現(xiàn) 有技術(shù)描述中所需要使用的附圖作簡(jiǎn)單地介紹，顯而易見地，下面描述中的附圖僅僅是本 發(fā)明的一些實(shí)施例，對(duì)于本領(lǐng)域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動(dòng)性的前提下，根據(jù) 運(yùn)些附圖獲得其他的附圖仍屬于本發(fā)明的范疇。
[0013] 圖1為現(xiàn)有技術(shù)中自適應(yīng)校準(zhǔn)采樣直流偏置的FPGA的邏輯設(shè)計(jì)的結(jié)構(gòu)示意圖； 圖2為本發(fā)明實(shí)施例一提供的自適應(yīng)校準(zhǔn)采樣直流偏置的FPGA的邏輯設(shè)計(jì)的結(jié)構(gòu)示意 圖； 圖3為本發(fā)明實(shí)施例一提供的自適應(yīng)校準(zhǔn)采樣直流偏置的FPGA中直流偏置提取的應(yīng)用 場(chǎng)景圖； 圖4為本發(fā)明實(shí)施例一提供的自適應(yīng)校準(zhǔn)采樣直流偏置的FPGA中直流偏置校準(zhǔn)的應(yīng)用 場(chǎng)景圖； 圖中，1-第一運(yùn)算器，2-第二運(yùn)算器，3-第Ξ運(yùn)算器，4-邏輯位移器。
【具體實(shí)施方式】
[0014] 為使本發(fā)明的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚，下面將結(jié)合附圖對(duì)本發(fā)明作進(jìn)一 步地詳細(xì)描述。
[001引發(fā)明人發(fā)現(xiàn)，智能控制裝置轉(zhuǎn)換和采樣過程中，可利用FPGA的硬件計(jì)算能力，在ADC采樣結(jié)果傳送到DSP之前，對(duì)其進(jìn)行消除直流偏置處理。因此，提出在FPGA上構(gòu)造一個(gè)等 同于低通數(shù)字式濾波器的電路來提取直流分量，W某一截止頻率進(jìn)行濾波，得到滿足電力 系統(tǒng)設(shè)計(jì)條件的濾波結(jié)果，然后進(jìn)行下一步的校準(zhǔn)處理。
[0016]該電路低通濾波器的原理為在ADC采樣結(jié)果輸入的數(shù)值序列X上，進(jìn)行公式（1)的 迭代計(jì)算，得到直流分量的序列y:
式(1)中，。為濾波系數(shù)，其與截止頻率麻的關(guān)系為：
其中，扭和克分 別為ADC采樣忍片的采樣周期和采樣頻率。
[0017]直流分量y得到W后，采用公式(2)做一次減法，得到ADC采樣結(jié)果輸入數(shù)值序列X 中的交流分量Z，即得到?jīng)]有直流偏置的采樣結(jié)果： Z姑=扣)- 由于濾波系數(shù)&為小數(shù)，經(jīng)轉(zhuǎn)換為整數(shù)后，可確定出采樣結(jié)果的精度，并根據(jù)采樣結(jié) 果的精度利用FPGA的計(jì)算能力進(jìn)行直流偏置自適應(yīng)校準(zhǔn)的實(shí)現(xiàn)。
[0018]WADC采樣忍片的采樣頻率乂 =2〇Ifflz，采樣周期禹=0.Sms為例，設(shè)計(jì)出截止頻率為 =〇.1化，得到濾波系數(shù)《=日.00日日31415926; 濾波系數(shù)α需要首先近似轉(zhuǎn)換成整數(shù)為
，由變換后的濾 波系數(shù)α可知，ADC采樣忍片的精度為16位； 因此，公式(1)可轉(zhuǎn)變成公式(3):
并