超低壓cmos閾值帶隙基準電路的制作方法

文檔序號：10593515閱讀：500來源：國知局

超低壓cmos閾值帶隙基準電路的制作方法
【專利摘要】本發(fā)明公開了一種超低壓CMOS閾值帶隙基準電路，包括PTAT產(chǎn)生電路、閾值電壓產(chǎn)生電路和啟動電路；所述PTAT產(chǎn)生電路包括MP2、MP3、MP4三個PMOS晶體管，Q1、Q2兩個PNP型雙極型晶體管，OP1一個運算放大器和R1、R2兩個電阻；所述閾值電壓產(chǎn)生電路包括MP5、MP6、MP7和MP8四個PMOS晶體管，MN1、MN2、MN3和MN4四個NMOS晶體管，OP2一個運算放大器和R3一個電阻；所述啟動電路包括MP1、MP9兩個PMOS晶體管。本發(fā)明中輸出基準源相比于傳統(tǒng)的帶隙基準源，可工作在超低壓條件下，從而滿足低功耗設計要求，同時電路具有可控的輸出電壓，且相比于傳統(tǒng)的高階補償帶隙基準源，本發(fā)明實現(xiàn)的基準源具有較低的溫漂系數(shù)，無需特殊的工藝要求，結(jié)構(gòu)簡單。
【專利說明】
超低壓CMOS闕值帶隙基準電路
技術領域
[0001] 本發(fā)明設及一種超低壓帶隙基準電路，具體設及一種超低壓CMOS闊值帶隙基準電路，屬于模擬集成電路技術領域。
【背景技術】
[0002] 帶隙基準是一種重要的電路單元，它廣泛地用于模擬、混合集成電路設計領域，如:ADC轉(zhuǎn)換器、DC/DC轉(zhuǎn)換器W及功率放大器等電路系統(tǒng)中，它的作用是為系統(tǒng)提供一個不依賴于電源電壓和溫度變化的、穩(wěn)定的直流電壓或電流。在精密測量儀器儀表和廣泛應用的數(shù)字通信系統(tǒng)中也經(jīng)常把基準電壓源用作系統(tǒng)測量和校準的基準。因此，基準電壓源在模擬集成電路中占有很重要的地位，它直接影響著電子系統(tǒng)的性能和精度。傳統(tǒng)的帶隙基準電壓源，如圖1所示，它的缺點主要是輸出電壓維持在1.25V左右，限制了低電壓工作，同時溫度系數(shù)也比較大。因此，必須采用新的設計技術和電路結(jié)構(gòu)來實現(xiàn)穩(wěn)定的、可控輸出電壓的帶隙基準源。

【發(fā)明內(nèi)容】

[0003] 為解決現(xiàn)有技術的不足，本發(fā)明的目的在于提供一種低溫漂、可控輸出電壓的帶隙基準電路。
[0004] 為了實現(xiàn)上述目標，本發(fā)明采用如下的技術方案：
[0005] 超低壓CMOS闊值帶隙基準電路，其特征在于，包括PTAT產(chǎn)生電路、闊值電壓產(chǎn)生電路和啟動電路；
[0006] 所述PTAT產(chǎn)生電路包括MP2、MP3、MP4S個PMOS晶體管，Q1、Q2兩個PNP型雙極型晶體管，OPl-個運算放大器和Rl、R2兩個電阻；
[0007] 所述闊值電壓產(chǎn)生電路包括MP5、MP6、MP7和MP8四個PMOS晶體管，MN 1、MN2、MN3和 MN4四個NMOS晶體管，0P2-個運算放大器和R3-個電阻；
[000引所述啟動電路包括MPl、MP9兩個PMOS晶體管。
[0009] 作為一個優(yōu)化的技術方案，所述PTAT產(chǎn)生電路中，MP2的柵端與MPl的柵端、MPl的漏端、MP9的源端、MP3的柵端、MP4的柵端、OP1的輸出端相連，MP2的源端與電源電壓相連， MP2的漏端與Rl的一端、OPl的同相輸入端相連；
[0010] MP3的柵端與MP1的柵端、MP1的漏端、MP9的源端、MP2的柵端、MP4的柵端、OP1的輸出端相連，MP3的源端與電源電壓相連，MP3的漏端與OPl的反相輸入端、Q2的發(fā)射極相連；
[0011] MP4的柵端與MP1的柵端、MP1的漏端、MP9的源端、MP2的柵端、MP3的柵端、OP1的輸出端相連，MP4的源端與電源電壓相連，MP4的漏端與R2的一端、MP5的漏端、MP9的柵端、MN4 的柵端相連；
[0012] OPl的同相輸入端與Rl的一端、MP2的漏端相連，OPl的反相輸入端與Q2的發(fā)射極、 MP3的漏端相連，OP1的輸出端與MP1的柵端、MP1的漏端、MP9的源端、MP2的柵端、MP3的柵端、 MP4的柵端相連；
[0013] Ql的基極與地相連，Ql的發(fā)射極與Rl的一端相連，Ql的集電極與地相連；
[0014] Q2的基極與地相連，Q2的發(fā)射極與OPl的反相輸入端、MP3的漏端相連，Q2的集電極與地相連；
[001引Rl的一端與OPl的同相輸入端、MP2的漏端相連，Rl的另一端與Ql的發(fā)射極相連；
[0016] R2的一端與MP4的漏端、MP5的漏端、MP9的柵端、麗4的柵端相連，R2的另一端與地相連。
[0017] 作為一個優(yōu)化的技術方案，所述闊值電壓產(chǎn)生電路中，MP5的柵端與MP6的柵端、 0P2的輸出端相連，MP5的源端與電源電壓相連，MP5的漏端與R2的一端、MP4的漏端、MP9的柵端、MN4的柵端相連；
[001引 MP6的柵端與MP5的柵端、0P2的輸出端相連，MP6的源端與電源電壓相連，MP6的漏端與0P2的同相輸入端、R3的一端相連；
[0019] MP7的柵端與MP8的柵端、MP8的漏端、MN4的漏端相連，MP7的源端與電源電壓相連， MP7的漏端與麗3的漏端、麗3的柵端、麗2的柵端相連；
[0020] MP8的柵端與MP7的柵端、MP8的漏端、麗4的漏端相連，MP8的源端與電源電壓相連， MP8的漏端與MP7的柵端、MP8的柵端、MN4的漏端相連；
[00別]麗1的柵端與麗2的漏端相連，麗1的源端與地相連，麗1的漏端與麗2的源端、0P2的反向輸入端相連；
[0022] 麗2的柵端與麗3的柵端、麗3的漏端、MP7的漏端相連，麗2的源端與麗1的漏端、0P2 的反相輸入端相連，MN2的漏端與MN3的源端、MNl的柵端相連；
[0023] 麗3的柵端與麗3的漏端、MP7的漏端、麗2的柵端相連，麗3的源端與麗2的漏端、麗1 的柵端相連，麗3的漏端與MP7的漏端、麗3的柵端、麗2的柵端相連；
[0024] 麗1、麗巧咖N3的體端分別與其源端相連；
[0025] MN4的柵端與R2的一端、MP4的漏端、MP5的漏端、MP9的柵端相連，麗4的源端與地相連，MN4的漏端與MP8的漏端、MP8的柵端、MP7的柵端相連；
[00%] 0P2的同相輸入端與R3的一端、MP6的漏端相連，0P2的反相輸入端與MNl的漏端、麗2的源端相連，0P2的輸出端與MP5的柵端、MP6的柵端相連；
[0027] R3的一端與0P2的同向輸入端、MP6的漏端相連，R3的另一端與地相連。
[00%]作為一個優(yōu)化的技術方案，所述啟動電路中，MPl的柵端與MPl的漏端、MP9的源端、 MP2的柵端、MP3的柵端、MP4的柵端、OPl的輸出端相連，MPl的源端與電源電壓相連，MPl的漏端與MPl的柵端、MP2的柵端、MP3的柵端、MP4的柵端、MP9的源端、OPl的輸出端相連；
[0029] MP9的柵端與R2的一端、MP4的漏端、MP5的漏端、MN4的柵端相連，MP9的源端與MP1 的漏端、MP1的柵端、MP2的柵端、MP3的柵端、MP4的柵端、OP1的輸出端相連，MP9的漏端與地相連。
[0030] 由于采用了上述技術方案，與現(xiàn)有技術相比較，本發(fā)明中輸出基準源相比于傳統(tǒng) 的帶隙基準源，可工作在超低壓條件下，從而滿足低功耗設計要求，同時電路具有可控的輸出電壓，且相比于傳統(tǒng)的高階補償帶隙基準源，本發(fā)明實現(xiàn)的基準源具有較低的溫漂系數(shù)，無需特殊的工藝要求，結(jié)構(gòu)簡單。
【附圖說明】
[0031] 圖I是傳統(tǒng)的帶隙基準的電路圖；
[0032] 圖2是本發(fā)明的帶隙基準中的PTAT產(chǎn)生電路的電路圖；
[0033] 圖3是本發(fā)明的帶隙基準中的闊值電壓產(chǎn)生電路的電路圖；
[0034] 圖4是本發(fā)明的帶隙基準中的啟動電路的電路圖；
[0035] 圖5是本發(fā)明的超低壓CMOS闊值帶隙基準電路的電路圖。
【具體實施方式】
[0036] W下結(jié)合附圖對本發(fā)明的【具體實施方式】進行描述。
[0037] 參照圖5，本發(fā)明的超低壓CMOS闊值帶隙基準電路，其由PTAT產(chǎn)生電路、闊值電壓產(chǎn)生電路和啟動電路組成。
[003引參照圖2，口141'產(chǎn)生電路主要由]\^2、]\0^3、]\^4^個?]\?)8晶體管，91、92兩個?肥型雙極型晶體管，OPl-個運算放大器和Rl、R2兩個電阻組成：
[0039 ] MP2的柵端與MP1的柵端、MP1的漏端、MP9的源端、MP3的柵端、MP4的柵端、OP1的輸出端相連，MP2的源端與電源電壓相連，MP2的漏端與Rl的一端、OPl的同相輸入端相連；
[0040] MP3的柵端與MP1的柵端、MP1的漏端、MP9的源端、MP2的柵端、MP4的柵端、OP1的輸出端相連，MP3的源端與電源電壓相連，MP3的漏端與OPl的反相輸入端、Q2的發(fā)射極相連； [0041 ] MP4的柵端與MP1的柵端、MP1的漏端、MP9的源端、MP2的柵端、MP3的柵端、OP1的輸出端相連，MP4的源端與電源電壓相連，MP4的漏端與R2的一端、MP5的漏端、MP9的柵端、MN4 的柵端相連；
[0042] OPl的同相輸入端與Rl的一端、MP2的漏端相連，OPl的反相輸入端與Q2的發(fā)射極、 MP3的漏端相連，OP1的輸出端與MP1的柵端、MP1的漏端、MP9的源端、MP2的柵端、MP3的柵端、 MP4的柵端相連；
[0043] Ql的基極與地相連，Ql的發(fā)射極與Rl的一端相連，Ql的集電極與地相連；
[0044] Q2的基極與地相連，Q2的發(fā)射極與OPl的反相輸入端、MP3的漏端相連，Q2的集電極與地相連；
[0045] Rl的一端與OPl的同相輸入端、MP2的漏端相連，Rl的另一端與Ql的發(fā)射極相連；
[0046] R2的一端與MP4的漏端、MP5的漏端、MP9的柵端、麗4的柵端相連，R2的另一端與地相連；
[0047] 參照圖3,闊值電壓產(chǎn)生電路主要由MP5、MP6、MP7和MP8四個PMOS晶體管，麗1、麗2、麗3和MN4四個NMOS晶體管，0P2-個運算放大器和R3-個電阻組成：
[004引 MP5的柵端與MP6的柵端、0P2的輸出端相連，MP5的源端與電源電壓相連，MP5的漏端與R2的一端、MP4的漏端、MP9的柵端、MN4的柵端相連；
[0049] MP6的柵端與MP5的柵端、0P2的輸出端相連，MP6的源端與電源電壓相連，MP6的漏端與0P2的同相輸入端、R3的一端相連；
[0050] MP7的柵端與MP8的柵端、MP8的漏端、麗4的漏端相連，MP7的源端與電源電壓相連， MP7的漏端與麗3的漏端、麗3的柵端、麗2的柵端相連；
[0051 ] MP8的柵端與MP7的柵端、MP8的漏端、麗4的漏端相連，MP8的源端與電源電壓相連， MP8的漏端與MP7的柵端、MP8的柵端、MN4的漏端相連；
[0化2 ] 麗1的柵端與麗2的漏端相連，麗1的源端與地相連，麗1的漏端與麗2的源端、0P2的反向輸入端相連；
[0化3] 麗2的柵端與麗3的柵端、麗3的漏端、MP7的漏端相連，麗2的源端與麗1的漏端、0P2 的反相輸入端相連，MN2的漏端與MN3的源端、MNl的柵端相連；
[0054] 麗3的柵端與麗3的漏端、MP7的漏端、麗2的柵端相連，麗3的源端與麗2的漏端、麗1 的柵端相連，麗3的漏端與MP7的漏端、麗3的柵端、麗2的柵端相連；
[00對麗1、麗巧咖N3的體端分別與其源端相連；
[0化6] MN4的柵端與R2的一端、MP4的漏端、MP5的漏端、MP9的柵端相連，麗4的源端與地相連，MN4的漏端與MP8的漏端、MP8的柵端、MP7的柵端相連；
[0化7] 0P2的同相輸入端與R3的一端、MP6的漏端相連，0P2的反相輸入端與MNl的漏端、麗2的源端相連，0P2的輸出端與MP5的柵端、MP6的柵端相連；
[0化引 R3的一端與0P2的同向輸入端、MP6的漏端相連，R3的另一端與地相連；
[0059] 參照圖4,啟動電路主要由MPl、MP9兩個PMOS晶體管組成：
[0060] MPl的柵端與MPl的漏端、MP9的源端、MP2的柵端、MP3的柵端、MP4的柵端、OPl的輸出端相連，MPl的源端與電源電壓相連，MPl的漏端與MPl的柵端、MP2的柵端、MP3的柵端、MP4 的柵端、MP9的源端、OPl的輸出端相連；
[0061 ] MP9的柵端與R2的一端、MP4的漏端、MP5的漏端、MN4的柵端相連，MP9的源端與MP1 的漏端、MP1的柵端、MP2的柵端、MP3的柵端、MP4的柵端、OP1的輸出端相連，MP9的漏端與地相連。
[0062] 本發(fā)明的工作原理為：
[0063] 在啟動初期，Vref幾乎趨于0,此時MP9導通，啟動電路開始工作，啟動電路給MP2、 M P 3、M P 4提供柵極偏置電壓。此時，圖2中的電路開始工作，運是一個傳統(tǒng)的P T A T (Proportional To Absolute Temperature)電流產(chǎn)生電路，通過MP4管的電流 14為：
[0064]
CO
[0065] 式中，n為Ql和Q2雙極型晶體管發(fā)射極面積的比，K為玻爾茲曼常數(shù)，q為電子電量， T為絕對溫度。由（1)式可得J4為一 PTAT電流。
[0066] ^通過R2會把化ef拉高，此時，麗4管導通，MN4和MP8所構(gòu)成的偏置電路開始工作。偏置電路給MP7提供偏置電壓，圖3中的闊值電壓產(chǎn)生電路開始工作。此時，
[0067] MN3管：Vgs3 = Vds3,工作在飽和區(qū)；
[006引 MN2管：Vgs2-Vxh>Vds2,工作在線性區(qū)；
[0069] 現(xiàn)在巧
假設MNl管工作在飽和區(qū)，通過麗1管、MN2管和麗3管的電流分別記為Il、l2和13，
[0070 0
[0071 《法》
[0072]
C4)
[0073] 因為Ii = l2 = l3,所 W 由（2)，（3)和(4)式可得：
[0074] Vgsi = Vgs3 (5)
[0075] Vds2 = Vgsi-Vth (6)
[0076] Vgs2 = 2Vgs3-Vth (7)
[0077] 由（5)，（6)和(7)式可得:￥〇51 = 乂?。
[007引因為MN2管工作在線性區(qū)，VDS2比較小，合理的選取偏置電流就可W使Vgs廣Vth = VDsat = Vds2< Vdsi,所WlVINl管工作在飽和區(qū)的假設成立。
[0079] 電路啟動之后，MNl的漏極電壓就是闊值電壓Vth，也是R3兩端的電壓，所W通過R3 的電流Ir3為：
[0080]
雜）
[0081] 式中，Vth為NMOS管的闊值電壓。[0082] 不考慮體效應時，闊值電壓和溫度系數(shù)可W分別表示為：
[0085] 式中，Vfb為平帶電壓，攀B為強反型表面勢壘，Es為娃的介電常數(shù)，Na為受主雜質(zhì)濃度，EgO為T = O時的禁帶寬度。由（10)式可得，闊值電壓Vth的溫度系數(shù)本身與溫度有關，且為負值。因此，通過R3的電流Ir3為一CTAT(Complementary To Absolute Temperature)電流。[0086] MP5和MP6類似于一個電流鏡，通過MP5的電流也就是Ir3。此時，通過R2的電流12 =縣激輪山賞準由圧Vrof電.
[0083] 巧：
[0084] Cl 獻
[0087]
Cli)
[0088] 式中，第一項具有負溫度系數(shù)，第二項具有正溫度系數(shù)。通過合理的調(diào)節(jié)參數(shù)R1、 R2、R3和n的大小，可W得至I
，因此得到一個可控的、與溫度無關的基準輸出電壓。
[0089] 當電路穩(wěn)定工作之后，MP9管關斷，啟動電路停止工作，節(jié)省功耗。此時，MP2-MP4的柵壓由OPl的輸出偏置，MP5-MP6的柵壓由0P2的輸出偏置。
[0090] 需要說明的是，上述實施例不W任何形式限制本發(fā)明，凡采用等同替換或等效變換的方式所獲得的技術方案，均落在本發(fā)明的保護范圍內(nèi)。
【主權項】
1. 超低壓CMOS閾值帶隙基準電路，其特征在于，包括PTAT產(chǎn)生電路、閾值電壓產(chǎn)生電路和啟動電路；所述PTAT產(chǎn)生電路包括MP2、MP3、MP4三個PMOS晶體管，Ql、Q2兩個PNP型雙極型晶體管， OPl 一個運算放大器和Rl、R2兩個電阻；所述閾值電壓產(chǎn)生電路包括MP5、MP6、MP7和MP8四個PMOS晶體管，MNl、MN2、MN3和MM四個NMOS晶體管，0P2-個運算放大器和R3-個電阻；所述啟動電路包括MPI、MP9兩個PMOS晶體管。2. 根據(jù)權利要求1所述的超低壓CMOS閾值帶隙基準電路，其特征在于，所述PTAT產(chǎn)生電路中，MP2的柵端與MP1的柵端、MP1的漏端、MP9的源端、MP3的柵端、MP4的柵端、OP1的輸出端相連，MP2的源端與電源電壓相連，MP2的漏端與Rl的一端、OPl的同相輸入端相連； MP3的柵端與MP1的柵端、MP1的漏端、MP9的源端、MP2的柵端、MP4的柵端、OP1的輸出端相連，MP3的源端與電源電壓相連，MP3的漏端與OPl的反相輸入端、Q2的發(fā)射極相連； MP4的柵端與MP1的柵端、MP1的漏端、MP9的源端、MP2的柵端、MP3的柵端、OP1的輸出端相連，MP4的源端與電源電壓相連，MP4的漏端與R2的一端、MP5的漏端、MP9的柵端、MN4的柵端相連； OPl的同相輸入端與Rl的一端、MP2的漏端相連，OP1的反相輸入端與Q2的發(fā)射極、MP3 的漏端相連，OP1的輸出端與MP1的柵端、MP1的漏端、MP9的源端、MP2的柵端、MP3的柵端、MP4 的柵端相連； Ql的基極與地相連，Ql的發(fā)射極與Rl的一端相連，Ql的集電極與地相連； Q2的基極與地相連，Q2的發(fā)射極與OPl的反相輸入端、MP3的漏端相連，Q2的集電極與地相連； Rl的一端與OPl的同相輸入端、MP2的漏端相連，Rl的另一端與Ql的發(fā)射極相連； R2的一端與MP4的漏端、MP5的漏端、MP9的柵端、MM的柵端相連，R2的另一端與地相連。3. 根據(jù)權利要求1所述的超低壓CMOS閾值帶隙基準電路，其特征在于，所述閾值電壓產(chǎn) 生電路中，MP5的柵端與MP6的柵端、0P2的輸出端相連，MP5的源端與電源電壓相連，MP5的漏端與R2的一端、MP4的漏端、MP9的柵端、MM的柵端相連； MP6的柵端與MP5的柵端、0P2的輸出端相連，MP6的源端與電源電壓相連，MP6的漏端與 0P2的同相輸入端、R3的一端相連； MP7的柵端與MP8的柵端、MP8的漏端、麗4的漏端相連，MP7的源端與電源電壓相連，MP7 的漏端與麗3的漏端、麗3的柵端、麗2的柵端相連； MP8的柵端與MP7的柵端、MP8的漏端、麗4的漏端相連，MP8的源端與電源電壓相連，MP8 的漏端與MP7的柵端、MP8的柵端、MM的漏端相連；麗1的柵端與麗2的漏端相連，麗1的源端與地相連，麗1的漏端與麗2的源端、0P2的反向輸入端相連；麗2的柵端與麗3的柵端、麗3的漏端、MP7的漏端相連，麗2的源端與麗1的漏端、0P2的反相輸入端相連，MN2的漏端與MN3的源端、MNl的柵端相連；麗3的柵端與麗3的漏端、MP7的漏端、麗2的柵端相連，麗3的源端與麗2的漏端、麗1的柵端相連，麗3的漏端與MP7的漏端、麗3的柵端、麗2的柵端相連；麗1、麗2和麗3的體端分別與其源端相連；麗4的柵端與R2的一端、MP4的漏端、MP5的漏端、MP9的柵端相連，麗4的源端與地相連， MM的漏端與MP 8的漏端、MP 8的柵端、MP 7的柵端相連； 0P2的同相輸入端與R3的一端、MP6的漏端相連，0P2的反相輸入端與麗1的漏端、麗2的源端相連，0P2的輸出端與MP5的柵端、MP6的柵端相連； R3的一端與0P2的同向輸入端、MP6的漏端相連，R3的另一端與地相連。4.根據(jù)權利要求1所述的超低壓CMOS閾值帶隙基準電路，其特征在于，所述啟動電路中，MPl的柵端與MPl的漏端、MP9的源端、MP2的柵端、MP3的柵端、MP4的柵端、OPl的輸出端相連，MPl的源端與電源電壓相連，MPl的漏端與MPl的柵端、MP2的柵端、MP3的柵端、MP4的柵端、MP9的源端、OPl的輸出端相連； MP9的柵端與R2的一端、MP4的漏端、MP5的漏端、麗4的柵端相連，MP9的源端與MP1的漏端、MPl的柵端、MP2的柵端、MP3的柵端、MP4的柵端、OPl的輸出端相連，MP9的漏端與地相連。
【文檔編號】G05F1/565GK105955386SQ201610316383
【公開日】2016年9月21日
【申請日】2016年5月12日
【發(fā)明人】李婭妮, 孫亞東, 朱樟明, 楊銀堂, 王旭
【申請人】西安電子科技大學

完整全部詳細技術資料下載