采集模塊輸出的上升沿輸出瞬時計數(shù)值，即下降沿到上升沿的時間間隔，到數(shù)據(jù)選擇器。
[0048]幀同步信號檢測模塊檢測到3.2MHz的特殊序列后，向延時器模塊輸出使能信號，啟動延時器模塊；同時向數(shù)據(jù)選擇器輸出選擇信號，為O代表同步頭末位是下降沿，數(shù)據(jù)選擇器選通計數(shù)器b的數(shù)據(jù);為I代表同步頭末位是上升沿，數(shù)據(jù)選擇器選通計數(shù)器a的數(shù)據(jù)；該選擇信號同時輸出給異或門，用以進行修正方向的判斷。
[0049]比較器模塊比較數(shù)據(jù)選擇器的輸出值與4.SMHz方波信號的脈寬所對應的計數(shù)值k的大小，減法器計算數(shù)據(jù)選擇器輸出值減去k的絕對值，本實施例中k = 38.6MHz/4.8MHz*l/2-1 = 3;當接收端信號輸入無失真時，上升沿到下降沿的時間間隔=下降沿到上升沿的時間間隔=I/4.8MHz = 8*1/38.4MHz，此時減法器輸出為O，比較器輸出為O，延時器不對接收端輸入信號做修正；當接收端信號上升沿延時不等于下降沿延時時，減法器輸出為二者延時之差，上升沿延時大于下降沿延時，且同步頭末位是下降沿時，比較器輸出I，上升沿延時大于下降沿延時，且同步頭末位是上升沿時，比較器輸出O，下降沿延時大于上升沿延時，且同步頭末位是上升沿時，比較器輸出I，下降沿延時大于上升沿延時，且同步頭末位是下降沿時，比較器輸出O。
[0050]延時器采用觸發(fā)器級聯(lián)的結構，如圖4所示，設減法器的運算結果為m(0〈m〈n)，當幀同步信號檢測模塊輸出的使能有效，且異或門輸出O時，對接收端輸入信號下降沿做m級觸發(fā)器延時，上升沿時所有觸發(fā)器置I;而異或門輸出I時，對接收端輸入信號上升沿做m級觸發(fā)器延時，下降沿時所有觸發(fā)器置O;當使能無效時，延時器輸出O。
[0051]最后將延時器輸出波形傳輸給下級模塊，完成修正。
[0052]實施例2:
[0053]如圖2所示，本實施例的數(shù)字信號邊沿延時修正系統(tǒng)，采用FPGA作為接收端主控芯片，F(xiàn)PGA內含上升沿采集模塊，下降沿采集模塊，計數(shù)器a，計時器b，幀同步信號檢測模塊，數(shù)據(jù)選擇器，異或門，比較器，減法器，延時器。
[0054]該系統(tǒng)采用不歸零碼傳輸數(shù)據(jù)，電平變化代表I，電平不變代表O，系統(tǒng)時鐘采用153.6MHz，信號頻率4.8MHz(比特率9.6Mbps)，傳輸協(xié)議中所述1.5倍脈寬的脈沖對應頻率3.2ΜΗζ( 1/4.8ΜΗζ*1.5 = 1/3.2ΜΗζ)。數(shù)據(jù)的幀同步頭由一個 3.2ΜΗζ 的半波(1/3.2MHz*l/2*1000 = 156.25ns)，一個4.8ΜΗζ的全波(1/4.8ΜΗζ*1000 = 208.33ns)，一個3.2ΜΗζ的半波組成的特殊序列，接收端通過兩次同方向的信號沿之間的間隔識別同步頭的身份特征，通過不同方向的信號沿之間沿的間隔計算修正大小和修正方向。
[0055]以同步頭第一個有效的bit為下降沿為例，如圖5所示，接收端識別同步頭的流程為:先檢測到兩次下降沿間隔260.42ns( 156.25+208.33/2 = 260.42)，然后檢測到一個208.33ns計數(shù)值的上升沿，最后檢測到距上次下降沿間隔260.42ns的下降沿，完成同步。
[0056]上述的上升沿采集模塊收到中繼電路或隔離電路傳送的信號，在系統(tǒng)時鐘的上升沿采樣，在信號電平為高，上一采樣周期信號電平為低的采樣周期輸出高電平，其他時間輸出低電平;下降沿采集模塊收到中繼電路或隔離電路傳送的信號，在系統(tǒng)時鐘的上升沿采樣，在信號電平為低，上一采樣周期信號電平為高的采樣周期輸出高電平，其他時間輸出低電平，將不歸零碼信號變?yōu)閮蓚€脈沖信號。
[0057]計數(shù)器a在系統(tǒng)時鐘的上升沿做加一計數(shù)，在上升沿采集模塊輸出的上升沿清零，在下降沿采集模塊輸出的上升沿輸出瞬時計數(shù)值，即上升沿到下降沿的時間間隔，到數(shù)據(jù)選擇器;計數(shù)器b在系統(tǒng)時鐘的上升沿做加一計數(shù)，在下降沿采集模塊輸出的上升沿清零，在上升沿采集模塊輸出的上升沿輸出瞬時計數(shù)值，即下降沿到上升沿的時間間隔，到數(shù)據(jù)選擇器。
[0058]幀同步信號檢測模塊檢測到3.2MHz的特殊序列后，向延時器模塊輸出使能信號，啟動延時器模塊；同時向數(shù)據(jù)選擇器輸出選擇信號，為O代表同步頭末位是下降沿，數(shù)據(jù)選擇器選通計數(shù)器b的數(shù)據(jù);為I代表同步頭末位是上升沿，數(shù)據(jù)選擇器選通計數(shù)器a的數(shù)據(jù)；該選擇信號同時輸出給異或門，用以進行修正方向的判斷。
[0059]比較器模塊比較數(shù)據(jù)選擇器的輸出值與4.SMHz方波信號的脈寬所對應的計數(shù)值k的大小，減法器計算數(shù)據(jù)選擇器輸出值減去k的絕對值，本實施例中k= 153.6MHz/4.8MHz*1/2-1 = 15;當接收端信號輸入無失真時，上升沿到下降沿的時間間隔=下降沿到上升沿的時間間隔=1/4.8MHz = 32*1/153.6MHz，此時減法器輸出為O，比較器輸出為O，延時器不對接收端輸入信號做修正；當接收端信號上升沿延時不等于下降沿延時時，減法器輸出為二者延時之差，上升沿延時大于下降沿延時，且同步頭末位是下降沿時，比較器輸出I，上升沿延時大于下降沿延時，且同步頭末位是上升沿時，比較器輸出0，下降沿延時大于上升沿延時，且同步頭末位是上升沿時，比較器輸出I，下降沿延時大于上升沿延時，且同步頭末位是下降沿時，比較器輸出O。
[0060]延時器采用觸發(fā)器級聯(lián)的結構，如圖4所示，設減法器的運算結果為m(0〈m〈n)，當幀同步信號檢測模塊輸出的使能有效，且異或門輸出O時，對接收端輸入信號下降沿做m級觸發(fā)器延時，上升沿時所有觸發(fā)器置I;而異或門輸出I時，對接收端輸入信號上升沿做m級觸發(fā)器延時，下降沿時所有觸發(fā)器置O;當使能無效時，延時器輸出O。
[0061]最后將延時器輸出波形傳輸給下級模塊，完成修正。
[0062]實施例3:
[0063]如圖2所示，本實施例的數(shù)字信號邊沿延時修正系統(tǒng)，采用FPGA作為接收端主控芯片，F(xiàn)PGA內含上升沿采集模塊，下降沿采集模塊，計數(shù)器a，計時器b，幀同步信號檢測模塊，數(shù)據(jù)選擇器，異或門，比較器，減法器，延時器。
[0064]該系統(tǒng)采用不歸零碼傳輸數(shù)據(jù)，電平變化代表I，電平不變代表O，系統(tǒng)時鐘采用38.4MHz，信號頻率4.8MHz (比特率9.6Mbps)，傳輸協(xié)議中所述0.5倍脈寬的脈沖對應頻率9.6ΜΗζ( 1/4.8ΜΗζ*0.5 = 1/9.6ΜΗζ)。數(shù)據(jù)的幀同步頭由一個 9.6ΜΗζ 的半波(1/9.6MHz*l/2*1000 = 52.08ns)，一個4.8MHz的全波(1/4.8MHz*1000 = 208.33ns)，一個9.6MHz的半波組成的特殊序列，接收端通過兩次同方向的信號沿之間的間隔識別同步頭的身份特征，通過不同方向的信號沿之間沿的間隔計算修正大小和修正方向。
[0065]以同步頭第一個有效的bit為下降沿為例，如圖6所示，接收端識別同步頭的流程為:先檢測到兩次下降沿間隔156.25ns (52.08+208.33/2= 156.25),然后檢測到一個208.33ns計數(shù)值的上升沿，最后檢測到距上次下降沿間隔156.25ns的下降沿，完成同步。
[0066]上述的上升沿采集模塊收到中繼電路或隔離電路傳送的信號，在系統(tǒng)時鐘的上升沿采樣，在信號電平為高，上一采樣周期信號電平為低的采樣周期輸出高電平，其他時間輸出低電平;下降沿采集模塊收到中繼電路或隔離電路傳送的信號，在系統(tǒng)時鐘的上升沿采樣，在信號電平為低，上一采樣周期信號電平為高的采樣周期輸出高電平，其他時間輸出低電平，將不歸零碼信號變?yōu)閮蓚€脈沖信號。
[0067]計數(shù)器a在系統(tǒng)時鐘的上升沿做加一計數(shù)，在上升沿采集模塊輸出的上升沿清零，在下降沿采集模塊輸出的上升沿輸出瞬時計數(shù)值，即上升沿到下降沿的時間間隔，到數(shù)據(jù)選擇器;計數(shù)器b在系統(tǒng)時鐘的上升沿做加一計數(shù)，在下降沿采集模塊輸出的上升沿清零，在上升沿采集模塊輸出的上升沿輸出瞬時計數(shù)值，即下降沿到上升沿的時間間隔，到數(shù)據(jù)選擇器。
[0068]幀同步信號檢測模塊檢測到9.6MHz的特殊序列后，向延時器模塊輸出使能信號，啟動延時器模塊；同時向數(shù)據(jù)選擇器輸出選擇信號，為O代表同步頭末位是下降沿，數(shù)據(jù)選擇器選通計數(shù)器b的數(shù)據(jù);為I代表同步頭末位是上升沿，數(shù)據(jù)選擇器選通計數(shù)器a的數(shù)據(jù)；該選擇信號同時輸出給異或門，用以進行修正方向的判斷。
[0069]比較器模塊比較數(shù)據(jù)選擇器的輸出值與4.SMHz方波信號的脈寬所對應的計數(shù)值k的大小，減法器計算數(shù)據(jù)選擇器輸出值減去k的絕對值，本實施例中k = 38.6MHz/4.8MHz*l/2-1 = 3;當接收端信號輸入無失真時，上升沿到下降沿的時間間隔=下降沿到上升沿的時間間隔=I/4.8MHz = 8*1/38.4MHz，此時減法器輸出為O，比較器輸出為O，延時器不對接收端輸入信號做修正；當接收端信號上升沿延時不等于下降沿延時時，減法器輸出為二者延時之差，上升沿延時大于下降沿延時，且同步頭末位是下降沿時，比較器輸出I，上升沿延時大于下降沿延時，且同步頭末位是上升沿時，比較器輸出O，下降沿延時大于上升沿延時，且同步頭末位是上升沿時，比較器輸出I，下降沿延時大于上升沿延時，且同步頭末位是下降沿時，比較器輸出O。
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