一種數(shù)字信號邊沿延時修正系統(tǒng)及方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及數(shù)字信號處理領(lǐng)域，特別涉及一種數(shù)字信號邊沿延時修正系統(tǒng)及方法。
【背景技術(shù)】
[0002]在數(shù)字信號通信時，由于隔離電路或中繼電路的硬件特性，通信過程中電平信號通過中繼或隔離電路時會產(chǎn)生上升沿延時與下降沿延時不一致的現(xiàn)象，使信號高電平維持時間與低電平維持時間發(fā)生變化，進而導(dǎo)致信號失真。
[0003]以NPN三極管驅(qū)動電路為例，目前行業(yè)內(nèi)一般會在基極電阻兩端并聯(lián)加速電容，增加三極管充電速度，加快上升沿速度;在基極與集電極之間接二極管，令三極管無法進入飽和區(qū)，從而加快下降沿速度。
[0004]然而此種方法的效果，受限制于加速電容的容抗和電阻的阻抗的正確選擇，而且僅能改善延時而無法徹底修復(fù)，無法解決在信號頻率較高、接收端對邊沿敏感或?qū)φ伎毡让舾械膽?yīng)用場景中出現(xiàn)的此種失真。且此種方法是針對三極管物理特性設(shè)計，無法解決在非三極管器件構(gòu)成隔離電路或中繼電路的應(yīng)用場景中出現(xiàn)的此種失真。

【發(fā)明內(nèi)容】

[0005]本發(fā)明的目的在于克服現(xiàn)有技術(shù)的缺點與不足，提供一種基于軟件編程技術(shù)的，不增加硬件成本的，數(shù)字信號邊沿延時修正方法。
[0006]本發(fā)明的另一目的在于提供一種數(shù)字信號邊沿延時修正系統(tǒng)。
[0007]本發(fā)明的目的通過如下技術(shù)方案實現(xiàn):一種數(shù)字信號邊沿延時修正方法，其特征在于包括以下步驟:
[0008]S1、在數(shù)字信號傳輸協(xié)議中定義一個包含特征識別信息和延時修正量的幀同步頭;
[0009]S2、從中繼電路或隔離電路接收數(shù)字信號，提取所述數(shù)字信號的上升沿和下降沿信息，并利用計數(shù)器對信號沿之間的時間間隔進行計數(shù)；
[0010]S3、實時監(jiān)測所述計數(shù)器的計數(shù)值，通過同方向信號沿，即上升沿與上升沿，或下降沿與下降沿之間的計數(shù)值大小，判斷所述幀同步頭是否到來；
[0011]S4、檢測到所述幀同步頭后，利用不同方向信號沿，即上升沿與下降沿，或下降沿與上升沿之間的計數(shù)值大小，計算出應(yīng)修正的大小和方向；
[0012]S5、根據(jù)計算出的應(yīng)修正的大小和方向?qū)π盘栠M行大小和方向的修正。
[0013]所述計數(shù)器設(shè)置為雙計數(shù)器獨立工作，所述雙計數(shù)器分別對應(yīng)數(shù)字信號的上升沿和下降沿工作。
[0014]所述幀同步頭，設(shè)置采用兩次電平跳變的間隔為所述數(shù)字信號比特周期的1.5倍的信號作為特征識別信息。
[0015]所述數(shù)字信號傳輸協(xié)議定義所述數(shù)字信號編碼為不歸零碼，即所述數(shù)字信號的一比特周期內(nèi)信號跳變代表1，信號不變代表O;定義所述幀同步頭的第一個比特周期，信號第一次跳變，間隔1.5比特周期，信號第二次跳變，再間隔I比特周期，信號第三次跳變，再間隔I比特周期，信號第四次跳變，再間隔1.5比特周期，信號第五次跳變，幀同步頭結(jié)束;其中，兩次間隔I比特周期的跳變攜帶延時修正量。
[0016]本發(fā)明的另一目的通過以下的技術(shù)方案來實現(xiàn):
[0017]一種數(shù)字信號邊沿延時修正系統(tǒng)，包括發(fā)送端主控芯片，中繼電路，接收端主控芯片;
[0018]在所述發(fā)送端主控芯片與所述接收端主控芯片之間的數(shù)字信號傳輸協(xié)議中定義一個包含特征識別信息和延時修正量的幀同步頭。
[0019]所述接收端主控芯片中包括:
[0020]輸入信號上升沿采集模塊和輸入信號下降沿采集模塊，分別采集輸入信號的上升沿和下降沿，并發(fā)送給計數(shù)器模塊；
[0021 ]計數(shù)器模塊，對所述信號沿之間的時間間隔進行計數(shù)，并將計數(shù)值發(fā)送給幀同步信號檢測模塊；
[0022]幀同步信號檢測模塊，根據(jù)所述數(shù)字信號傳輸協(xié)議規(guī)定和接收到的所述計數(shù)值，判斷所述幀同步頭是否到來，當(dāng)檢測到所述幀同步頭特征信息時，按照所述數(shù)字信號傳輸協(xié)議的定義提取幀同步頭中的延時修正量，并發(fā)送給延時修正模塊；
[0023]延時修正模塊，根據(jù)接收到的所述延時修正量對所述輸入信號進行修正，使信號的上升沿和下降沿的延時相等，使修正后的信號的波形形狀與所述發(fā)送端主控芯片輸出信號的波形形狀一致。
[0024]所述接收端主控芯片為可編程邏輯器件或單片機。
[0025]所述輸入信號上升沿采集模塊、輸入信號下降沿采集模塊和計數(shù)器模塊在頻率高于輸入信號頻率兩倍的系統(tǒng)時鐘驅(qū)動下工作。
[0026]所述輸入信號上升沿采集模塊和輸入信號下降沿采集模塊對輸入信號的電平狀態(tài)敏感，通過輸入信號電平狀態(tài)的改變或維持判斷信號沿何時到來。
[0027]所述計數(shù)器模塊內(nèi)部為雙計數(shù)器獨立工作，所述雙計數(shù)器分別對應(yīng)數(shù)字信號的上升沿和下降沿工作。
[0028]所述數(shù)字信號傳輸協(xié)議，定義其中包含的所述幀同步頭以兩次電平跳變的間隔為所述數(shù)字信號比特周期的1.5倍的信號作為特征識別信息。
[0029]所述數(shù)字信號傳輸協(xié)議定義所述數(shù)字信號編碼為不歸零碼，即所述數(shù)字信號的一比特周期內(nèi)信號跳變代表1，信號不變代表O;定義所述幀同步頭的第一個比特周期，信號第一次跳變，間隔1.5比特周期，信號第二次跳變，再間隔I比特周期，信號第三次跳變，再間隔I比特周期，信號第四次跳變，再間隔1.5比特周期，信號第五次跳變，幀同步頭結(jié)束;其中，兩次間隔I比特周期的跳變攜帶延時修正量。
[0030]所述延時修正模塊，為η級級聯(lián)延時器加η路數(shù)據(jù)選擇器結(jié)構(gòu)；所述延時修正模塊中的參數(shù)η為應(yīng)修正的延時大小。
[0031]本發(fā)明與現(xiàn)有技術(shù)相比，具有如下優(yōu)點和有益效果:
[0032]1、本發(fā)明減低了設(shè)計硬件的復(fù)雜程度，減低了對中繼電路或隔離電路的硬件傳輸速度要求，只要接收端輸入信號有上述的上升沿延時與下降沿延時不同的特征，都可以應(yīng)用本發(fā)明所提方法進行修正，通用于各種數(shù)字電平信號傳輸場合，且本發(fā)明可自動檢測并判斷上升沿與下降沿延時之差的大小和符號，從而修復(fù)電平維持時間的畸變，使設(shè)計人員無需關(guān)注此細節(jié)。
[0033]2、應(yīng)用本發(fā)明的電路數(shù)字信號最高速度受限于接收端主控芯片的高頻時鐘速度，而該高頻時鐘速度決定接收端數(shù)據(jù)吞吐量，使整個系統(tǒng)的最高速度能夠達到主控芯片所支持的最高速度，而不會受限制于隔離電路或中繼電路，解決了高速的系統(tǒng)中，傳輸電路對系統(tǒng)速度的限制。
【附圖說明】
[0034]圖1為本發(fā)明所述的數(shù)字信號邊沿延時修正系統(tǒng)的結(jié)構(gòu)框圖。
[0035]圖2為所述系統(tǒng)實施例1，2，3的設(shè)計原理圖。
[0036]圖3為所述系統(tǒng)實施例1，4的幀同步頭波形示意圖。
[0037]圖4為所述系統(tǒng)實施例1，2，3，4中延時器的級聯(lián)延時原理圖。
[0038]圖5為所述系統(tǒng)實施例2中的幀同步頭波形示意圖。
[0039]圖6為所述系統(tǒng)實施例3中的幀同步頭波形示意圖。
[0040]圖7為所述系統(tǒng)實施例4的設(shè)計原理圖。
【具體實施方式】
[0041]下面結(jié)合實施例及附圖對本發(fā)明作進一步詳細的描述，但本發(fā)明的實施方式不限于此。
[0042]實施例1:
[0043]如圖2所示，本實施例的數(shù)字信號邊沿延時修正系統(tǒng)，采用FPGA作為接收端主控芯片，F(xiàn)PGA內(nèi)含上升沿采集模塊，下降沿采集模塊，計數(shù)器a，計時器b，幀同步信號檢測模塊，數(shù)據(jù)選擇器，異或門，比較器，減法器，延時器。
[0044]該系統(tǒng)采用不歸零碼傳輸數(shù)據(jù)，電平變化代表I，電平不變代表O，系統(tǒng)時鐘采用38.4MHz，信號頻率4.8MHz (比特率9.6Mbps)，傳輸協(xié)議中所述1.5倍脈寬的脈沖對應(yīng)頻率3.2ΜΗζ( 1/4.8ΜΗζ*1.5 = 1/3.2ΜΗζ)。數(shù)據(jù)的幀同步頭由一個 3.2ΜΗζ 的半波(1/3.2MHz*l/2*1000 = 156.25ns)，一個4.8ΜΗζ的全波(1/4.8ΜΗζ*1000 = 208.33ns)，一個3.2ΜΗζ的半波組成的特殊序列，接收端通過兩次同方向的信號沿之間的間隔識別同步頭的身份特征，通過不同方向的信號沿之間沿的間隔計算修正大小和修正方向。
[0045]以同步頭第一個有效的bit為下降沿為例，如圖3所示，接收端識別同步頭的流程為:先檢測到兩次下降沿間隔260.42ns( 156.25+208.33/2 = 260.42)，然后檢測到一個208.33ns計數(shù)值的上升沿，最后檢測到距上次下降沿間隔260.42ns的下降沿，完成同步。
[0046]上述的上升沿采集模塊收到中繼電路或隔離電路傳送的信號，在系統(tǒng)時鐘的上升沿采樣，在信號電平為高，上一采樣周期信號電平為低的采樣周期輸出高電平，其他時間輸出低電平;下降沿采集模塊收到中繼電路或隔離電路傳送的信號，在系統(tǒng)時鐘的上升沿采樣，在信號電平為低，上一采樣周期信號電平為高的采樣周期輸出高電平，其他時間輸出低電平，將不歸零碼信號變?yōu)閮蓚€脈沖信號。
[0047]計數(shù)器a在系統(tǒng)時鐘的上升沿做加一計數(shù)，在上升沿采集模塊輸出的上升沿清零，在下降沿采集模塊輸出的上升沿輸出瞬時計數(shù)值，即上升沿到下降沿的時間間隔，到數(shù)據(jù)選擇器;計數(shù)器b在系統(tǒng)時鐘的上升沿做加一計數(shù)，在下降沿采集模塊輸出的上升沿清零，在上升沿