專利名稱：Ldo的過沖保護電路及l(fā)do的制作方法
技術領域：
本實用新型涉及LDO (low-dropout linear regulator低壓差線性穩(wěn)壓器)領域，特別是涉及一種LDO過快啟動時的過沖保護電路。本實用新型還涉及一種采用所述過沖保護電路的LDO。
背景技術：
LDO具有結構簡單、低噪聲和低功耗等突出優(yōu)點，在便攜式電子產品中有著廣泛的應用。LDO的供電電壓往往是較高的電壓，而輸出電壓為穩(wěn)定的較低的電壓以滿足數(shù)字電路低功耗的要求。參見

圖1所示，現(xiàn)有的LD0，其電源電壓往往上電很快，時間在ns量級，這時LDO環(huán)路還未正常工作；而功率PMOS晶體管MO的尺寸往往較大，柵極電容較大，其柵極電壓Vgate難以跟隨LDO的電源電壓上升速度，導致功率PMOS晶體管MO開啟，有較大的電流流入輸出端，從而導致輸出電壓Vout過沖，如果LDO輸出電壓Vout的過沖過高，且輸出電壓Vout之后的器件為低壓器件，則有被擊穿的風險，容易對低壓MOS晶體管產生損害。隨著集成電路工藝技術的發(fā)展，MOS晶體管的線寬越來越窄，柵氧化層的厚度也越來越薄，MOS晶體管的擊穿電壓越來越低。因此抑制LDO輸出電壓的過沖則顯得非常的必要。現(xiàn)有的LDO往往采用較大的電容(如圖1中的電容CO)，甚至采用用芯片外電容防止輸出電壓的過沖，其缺點是電容所占用芯片面積往往較大。

實用新型內容本實用新型要解決的技`術問題是提供一種LDO的過沖保護電路，可以對LDO過快啟動提供有效的過沖保護，且能有效節(jié)省芯片面積；為此，本實用新型還要提供一種采用所述過沖保護電路的LD0。為解決上述技術問題，本實用新型的LDO的過沖保護電路，包括:一RC延遲電路和一上拉PMOS晶體管；所述RC延遲電路由第一PMOS晶體管和一半導體電容組成；第一PMOS晶體管的源極與電源電壓相連接，其柵極接地，其漏極與半導體電容的一端和上拉PMOS晶體管的柵極相連接；半導體電容的另一端接地；上拉PMOS晶體管的源極與電源電壓相連接，其漏極與低壓差線性穩(wěn)壓器LDO的功率PMOS晶體管的柵極相連接。所述半導體電容為多晶娃電容、金屬-絕緣介質-金屬MIM電容或一第二 PMOS晶體管；當采用第二 PMOS晶體管作為半導體電容時，其柵極作為電容的一端，其源極和漏極作為電容的另一端接地。所述低壓差線性穩(wěn)壓器LD0，包括:—誤差放大器,一功率PMOS晶體管,第一電阻和第二電阻；[0013]所述功率PMOS晶體管的源極與電源電壓相連接，第一電阻和第二電阻串聯(lián)在功率PMOS晶體管的漏極與地之間；所述誤差放大器的反向輸入端輸入參考電壓,其正向輸入端與第一電阻和第二電阻串聯(lián)連接的節(jié)點相連接，其輸出端與功率PMOS晶體管的柵極相連接；功率PMOS晶體管的漏極作為低壓差線性穩(wěn)壓器LDO的輸出電壓端；其中，還包括一上面所述的過沖保護電路。本實用新型采用普通PMOS晶體管組成的RC延遲電路，可以根據(jù)需要調整PMOS晶體管大小，從而可以有效防止LDO上電啟動過快時導致的輸出電壓過沖現(xiàn)象，不需要較大的電容元件，可以有效節(jié)省芯片面積。
以下結合附圖與具體實施方式
對本實用新型作進一步詳細的說明:圖1是現(xiàn)有的LDO電路原理圖；圖2是采用本實用新型一實施例過沖保護電路的LDO電路原理圖。
具體實施方式
參見圖2所示，所述LDO包括:一誤差放大器，一功率PMOS晶體管MO，電阻R1、R2。所述功率PMOS晶體管MO的源極與電源電壓VDD相連接，電阻Rl、R2串聯(lián)在功率PMOS晶體管MO的漏極與地之間。所述誤差放大器的反向輸入端輸入參考電壓Vref，其正向輸入端與電阻R1、R2串聯(lián)連接的節(jié)點相連接，其輸出端與電源PMOS晶體管MO的柵極相連接。圖2中虛線框內的部分即所述的過沖保護電路一實施例，其包括:一 RC延遲電路和一上拉PMOS晶體管M3。所述RC延遲電路由第一 PMOS晶體管Ml和第二 PMOS晶體管M2組成；第一 PMOS晶體管的源極Ml與電源電壓VDD相連接，其柵極接地，其漏極與第二 PMOS晶體管M2的柵極和上拉PMOS晶體管M3的柵極相連接；第二 PMOS晶體管M2的源極和漏極接地。第一 PMOS晶體管Ml作為電阻，第二 PMOS晶體管M2作為電容。上拉PMOS晶體管M3的源極與電源電壓VDD相連接，其漏極與功率PMOS晶體管MO的柵極相連接。功率PMOS晶體管MO的漏極作為LDO的輸出電壓端，輸出電壓Vout。LDO的輸出電壓端與地之間連接一個儲能電容Cl。儲能電容Cl可以防止輸出電壓的過沖。由于采用了過沖保護電路，電容Cl的容量可以比現(xiàn)有的LDO輸出電壓端的電容CO大大減小，以節(jié)省芯片的面積。初始狀態(tài)時，第二 PMOS晶體管M2的柵極為零電勢，上拉PMOS晶體管M3打開，所述誤差放大器的輸出電壓Vgate (即功率PMOS晶體管MO的柵極電壓)與電源電壓VDD相同，功率PMOS晶體管MO處于關閉狀態(tài)。當LDO的電源電壓VDD以ns量級的速度啟動時，第一 PMOS晶體管Ml和第二 PMOS晶體管M2形成一定的延遲，功率PMOS晶體管MO保持處于關閉狀態(tài)；當LDO環(huán)路啟動后，上拉PMOS晶體管M3的柵極電壓升高為電源電壓VDD，從而關閉成為高阻狀態(tài)，不影響LDO環(huán)路的正常工作。PMOS晶體管Ml，M2和M3的大小可以根據(jù)需要適當調整， 另外第二 PMOS晶體管M2也可以用多晶硅(poly)電容或MM (金屬-絕緣介質-金屬)電容來實現(xiàn)。[0026]雖然本實用新型利用具體的實施例進行說明，但是對實施例的說明并不限制本實用新型的范圍。本領域內的熟練技術人員通過參考本實用新型的說明，在不背離本實用新型的精神和范圍的情況下，容易進 行各種修改或者可以對實施例進行組合。
權利要求1.一種低壓差線性穩(wěn)壓器LDO的過沖保護電路，其特征在于，包括:一 RC延遲電路和一上拉PMOS晶體管； 所述RC延遲電路由第一PMOS晶體管和一半導體電容組成；第一PMOS晶體管的源極與電源電壓相連接，其柵極接地，其漏極與半導體電容的一端和上拉PMOS晶體管的柵極相連接；半導體電容的另一端接地； 上拉PMOS晶體管的源極與電源電壓相連接，其漏極與低壓差線性穩(wěn)壓器LDO的功率PMOS晶體管的柵極相連接。
2.如權利要求1所述的過沖保護電路，其特征在于:所述半導體電容為多晶硅電容、金屬-絕緣介質-金屬MIM電容或一第二 PMOS晶體管；當采用第二 PMOS晶體管作為半導體電容時，其柵極作為電容的一端，其源極和漏極作為電容的另一端接地。
3.一種低壓差線性穩(wěn)壓器LD0，包括: 一誤差放大器，一功率PMOS晶體管,第一電阻和第二電阻； 所述功率PMOS晶體管的源極與電源電壓相連接，第一電阻和第二電阻串聯(lián)在功率PMOS晶體管的漏極與地之間； 所述誤差放大器的反向輸入端輸入參考電壓，其正向輸入端與第一電阻和第二電阻串聯(lián)連接的節(jié)點相連接，其輸出端與功率PMOS晶體管的柵極相連接； 功率PMOS晶體管的漏極作為低壓差線性穩(wěn)壓器LDO的輸出電壓端；其特征在于，還包括一權利要求1或2所述的過沖保護電路。
專利摘要本實用新型公開了一種LDO的過沖保護電路，包括一RC延遲電路和一上拉PMOS晶體管；所述RC延遲電路由第一PMOS晶體管和一半導體電容組成；第一PMOS晶體管的源極與電源電壓相連接，其柵極接地，其漏極與半導體電容的一端和上拉PMOS晶體管的柵極相連接；半導體電容的另一端接地；上拉PMOS晶體管的源極與電源電壓相連接，其漏極與低壓差線性穩(wěn)壓器LDO的功率PMOS晶體管的柵極相連接。本實用新型還公開了一種采用所述過沖保護電路的LDO。本實用新型可以對LDO過快啟動提供有效的過沖保護，且能有效節(jié)省芯片面積。
文檔編號G05F1/569GK203102064SQ201320006939
公開日2013年7月31日 申請日期2013年1月7日 優(yōu)先權日2013年1月7日
發(fā)明者李霞 申請人:上海華虹集成電路有限責任公司