一種cpu與外擴(kuò)邏輯門電路進(jìn)行通訊的方法及采集裝置制造方法
【專利摘要】本發(fā)明創(chuàng)造提供一種CPU與外擴(kuò)邏輯門電路進(jìn)行通訊的方法和采集裝置，包括以下步驟：總線通信模塊發(fā)出的AD數(shù)據(jù)讀取次數(shù)設(shè)置命令將讀取次數(shù)設(shè)置為N次；命令處理模塊通過IO模塊向AD芯片發(fā)送數(shù)據(jù)采集命令；命令處理模塊通過IO模塊檢測到AD芯片反饋的采集完成標(biāo)志；命令處理模塊向CPU的DMA模塊發(fā)送數(shù)據(jù)采集命令；命令處理模塊檢測到DMA模塊準(zhǔn)備讀取AD芯片的命令，直至該AD芯片的數(shù)據(jù)讀取完成；外擴(kuò)邏輯門電路循環(huán)第二到第六步直至達(dá)到CPU設(shè)定的AD數(shù)據(jù)讀取次數(shù)。本發(fā)明創(chuàng)造的有益效果是：在處理大量外部數(shù)據(jù)時，將原本交給CPU處理的外部數(shù)據(jù)轉(zhuǎn)交給DMA模塊進(jìn)行，這樣解放了CPU在處理外部數(shù)據(jù)所需的占用率。
【專利說明】一種CPU與外擴(kuò)邏輯門電路進(jìn)行通訊的方法及采集裝置
【技術(shù)領(lǐng)域】
[0001]本發(fā)明創(chuàng)造屬于控制或調(diào)節(jié)領(lǐng)域，尤其是涉及CPU與外擴(kuò)邏輯門電路進(jìn)行通信的方法和采集裝置。
【背景技術(shù)】
[0002]Α/D轉(zhuǎn)換是DSP中的一個非常重要的單元，它提供DSP與現(xiàn)實世界的連接通道。廣泛應(yīng)用于溫度、濕度、壓力、電流、電壓、速度、加速度等模擬量的采集，絕大部分都可用正比于原始信號的電壓信號來表示。隨著科學(xué)技術(shù)的發(fā)展，在控制領(lǐng)域各種模擬信號的采集應(yīng)用越來越廣泛，尤其是在變頻等【技術(shù)領(lǐng)域】控制芯片大多采用DSP等電機控制類芯片其對大容量AD數(shù)據(jù)的采集有較高的要求。在現(xiàn)有技術(shù)中，當(dāng)采樣精度較高時多采用擴(kuò)展的高精度AD芯片采集。大多數(shù)控制系統(tǒng)應(yīng)用中的AD數(shù)據(jù)采集數(shù)據(jù)多為通過CPU外部數(shù)據(jù)總線由(PU控制及讀取完成，此應(yīng)用多見于如電流、電壓等快速變化信號讀取應(yīng)用場合。此種方式在控制AD芯片及數(shù)據(jù)讀取過程中都會占用大量CPU周期。并且由于AD芯片控制及通信方式較為復(fù)雜，多為外部數(shù)據(jù)總線加IO控制操作相結(jié)合的方式進(jìn)行操作。此種方式存在在系統(tǒng)內(nèi)AD芯片數(shù)量的擴(kuò)展時會帶來大量的額外硬件開銷及降低系統(tǒng)穩(wěn)定性的技術(shù)問題。故隨著擴(kuò)展的AD芯片數(shù)量及采樣頻率需求的提高已成為限制控制系統(tǒng)發(fā)展的瓶頸之一。

【發(fā)明內(nèi)容】

[0003]本發(fā)明創(chuàng)造要解決的問題是提供一種可以節(jié)約CPU資源的多芯片高速AD采集裝置和通訊方法，尤其適合多芯片高速AD采集裝置和CPU與外擴(kuò)邏輯門電路通訊的方法。
[0004]為解決上述技術(shù)問題，本發(fā)明創(chuàng)造采用的技術(shù)方案包括以下步驟:
[0005]第一步，總線通信模塊依次通過總線接口收到CPU發(fā)出的AD數(shù)據(jù)讀取次數(shù)設(shè)置命令；
[0006]第二步，總線通信模塊讀取到AD數(shù)據(jù)讀取命令，命令處理模塊通過IO模塊向AD芯片發(fā)送數(shù)據(jù)采集命令；
[0007]第三步，命令處理模塊通過IO模塊檢測到AD芯片反饋的采集完成標(biāo)志；
[0008]第四步，命令處理模塊依次通過總線通信模塊、外部數(shù)據(jù)總線向CPU的DMA模塊發(fā)送數(shù)據(jù)采集命令；
[0009]第五步，命令處理模塊通過總線通信模塊檢測到DMA模塊準(zhǔn)備讀取AD芯片的命令，通過IO模塊將此芯片片選，直至被片選的AD芯片的數(shù)據(jù)讀取完成；
[0010]第六步，外擴(kuò)邏輯門電路循環(huán)執(zhí)行第二步至第六步直至讀取次數(shù)達(dá)到CPU設(shè)定的AD數(shù)據(jù)讀取次數(shù)。
[0011]進(jìn)一步，所述外擴(kuò)邏輯門電路是FPGA芯片或CPLD芯片。
[0012]使用CPU與外擴(kuò)邏輯門電路進(jìn)行通訊的方法進(jìn)行多芯片高速AD采集的裝置，包括CPU、外擴(kuò)邏輯門電路、AD芯片、數(shù)據(jù)總線，所述CPU設(shè)置DMA模塊，所述CPU和DAM模塊通過數(shù)據(jù)總線與外擴(kuò)邏輯門電路連接，外擴(kuò)邏輯門電路的IO接口與若干AD芯片并聯(lián)。所述外擴(kuò)邏輯門電路是FPGA芯片或CPLD芯片。
[0013]本發(fā)明創(chuàng)造具有的優(yōu)點和積極效果是:由于采用上述技術(shù)方案，在處理大量外部數(shù)據(jù)時，將原本交給CPU處理的外部數(shù)據(jù)轉(zhuǎn)交給DMA模塊進(jìn)行，這樣解放了 CPU在處理外部數(shù)據(jù)所需的占用率，可以在本采集裝置處理大量外部數(shù)據(jù)時，CPU可以進(jìn)行其他運算；不僅使外部大量數(shù)據(jù)的處理速度有極大提升，此時CPU可以進(jìn)行其他操作；具有結(jié)構(gòu)簡單，維修方便，運算效率高等優(yōu)點。
【專利附圖】

【附圖說明】
[0014]圖1是本發(fā)明創(chuàng)造的原理示意圖
[0015]圖2是本發(fā)明創(chuàng)造的外擴(kuò)邏輯門電路內(nèi)部原理示意圖
[0016]圖中:
【具體實施方式】
[0017]如圖2所示，所述CPU與外擴(kuò)邏輯門電路進(jìn)行通信的方法包括以下步驟:
[0018]第一步，總線通信模塊依次通過總線接口收到CPU發(fā)出的AD數(shù)據(jù)讀取次數(shù)設(shè)置命令；
[0019]第二步，總線通信模塊讀取到AD數(shù)據(jù)讀取命令，命令處理模塊通過IO模塊向AD芯片發(fā)送數(shù)據(jù)采集命令；
[0020]第三步，命令處理模塊通過IO模塊檢測到AD芯片反饋的采集完成標(biāo)志；
[0021]第四步，命令處理模塊依次通過總線通信模塊、外部數(shù)據(jù)總線向CPU的DMA模塊發(fā)送數(shù)據(jù)采集命令；
[0022]第五步，命令處理模塊通過總線通信模塊檢測到DMA模塊準(zhǔn)備讀取AD芯片的命令，通過IO模塊將此芯片片選，直至被片選的AD芯片的數(shù)據(jù)讀取完成；
[0023]第六步，外擴(kuò)邏輯門電路循環(huán)執(zhí)行第二步至第五步直至讀取次數(shù)達(dá)到CPU9設(shè)定的AD數(shù)據(jù)讀取次數(shù)。
[0024]進(jìn)一步，所述外擴(kuò)邏輯門電路是FPGA芯片芯片或CPLD芯片芯片。
[0025]如圖1所示，使用所述CPU與外擴(kuò)邏輯門電路進(jìn)行通信的方法進(jìn)行多芯片高速AD采集的裝置，包括CPU9、外擴(kuò)邏輯門電路、AD芯片、數(shù)據(jù)總線，所述CPU設(shè)置DMA模塊，所述CPU和DAM模塊通過數(shù)據(jù)總線與外擴(kuò)邏輯門電路連接，外擴(kuò)邏輯門電路的IO接口與若干AD芯片并聯(lián)。所述外擴(kuò)邏輯門電路是FPGA芯片芯片或CPLD芯片芯片。
[0026]實施例:
[0027]以外擴(kuò)邏輯門電路采用CPLD芯片為例，如圖1和圖2結(jié)合所示，使用所述CPU與CPLD芯片或FPGA芯片進(jìn)行通訊的方法進(jìn)行采集的裝置，包括CPU、CPLD芯片或FPGA芯片、AD芯片、外部數(shù)據(jù)總線，CPU設(shè)置DMA模塊，所述CPU和DAM模塊通過外部數(shù)據(jù)總線與CPLD芯片或FPGA芯片連接，CPLD芯片或FPGA芯片的IO接口與若干AD芯片并聯(lián)。所述CPU與外擴(kuò)邏輯門電路進(jìn)行通訊的方法進(jìn)行采集包括以下步驟:
[0028]第一步，由CPU通過外部數(shù)據(jù)總線與CPLD芯片或FPGA芯片要求通信，CPU發(fā)送AD數(shù)據(jù)讀取次數(shù)設(shè)置命令；
[0029]第二步，總線通信模塊依次通過總線接口收到CPU發(fā)出的AD數(shù)據(jù)讀取次數(shù)設(shè)置命令；
[0030]第三步，總線通信模塊讀取到AD數(shù)據(jù)讀取命令，命令處理模塊通過IO模塊向AD芯片發(fā)送數(shù)據(jù)采集命令；
[0031]第四步，命令處理模塊通過IO模塊檢測到AD芯片反饋的采集完成標(biāo)志；
[0032]第五步，命令處理模塊依次通過總線通信模塊、外部數(shù)據(jù)總線向CPU的DMA模塊發(fā)送數(shù)據(jù)采集命令；
[0033]第六步，命令處理模塊通過總線通信模塊檢測到DMA模塊準(zhǔn)備讀取AD芯片的命令，通過IO模塊將此芯片片選，直至被片選的AD芯片的數(shù)據(jù)讀取完成；
[0034]第六步，CPLD芯片或FPGA芯片循環(huán)執(zhí)行第二步至第六步直至讀取次數(shù)達(dá)到CPU設(shè)定的AD數(shù)據(jù)讀取次數(shù)；
[0035]第七步，采集成功后向CPLD芯片或FPGA芯片反饋采集完成標(biāo)志；
[0036]第八步，CPLD檢測到所有AD芯片數(shù)據(jù)采集完成后通過數(shù)據(jù)總線向DMA模塊發(fā)送數(shù)據(jù)讀取命令；
[0037]第九步，DMA模塊從指定地址分別讀取AD芯片采集到的數(shù)據(jù)并將數(shù)據(jù)自動存儲至事先設(shè)定好的內(nèi)存地址。
[0038]以上對本發(fā)明創(chuàng)造的一個實施例進(jìn)行了詳細(xì)說明，但所述內(nèi)容僅為本發(fā)明創(chuàng)造的較佳實施例，不能被認(rèn)為用于限定本發(fā)明創(chuàng)造的實施范圍。凡依本發(fā)明創(chuàng)造申請范圍所作的均等變化與改進(jìn)等，均應(yīng)仍歸屬于本發(fā)明創(chuàng)造的專利涵蓋范圍之內(nèi)。
【權(quán)利要求】
1.一種CPU與外擴(kuò)邏輯門電路進(jìn)行通信的方法，包括以下步驟: 第一步，總線通信模塊依次通過總線接口收到CPU發(fā)出的AD數(shù)據(jù)讀取次數(shù)設(shè)置命令； 第二步，總線通信模塊讀取到AD數(shù)據(jù)讀取命令，命令處理模塊通過IO模塊向AD芯片發(fā)送數(shù)據(jù)采集命令； 第三步，命令處理模塊通過IO模塊檢測到AD芯片反饋的采集完成標(biāo)志； 第四步，命令處理模塊依次通過總線通信模塊、外部數(shù)據(jù)總線向CPU的DMA模塊發(fā)送數(shù)據(jù)米集命令； 第五步，命令處理模塊通過總線通信模塊檢測到DMA模塊準(zhǔn)備讀取AD芯片的命令，通過IO模塊將此芯片片選，直至被片選的AD芯片的數(shù)據(jù)讀取完成； 第六步，外擴(kuò)邏輯門電路循環(huán)執(zhí)行第二步至第五步直至讀取次數(shù)達(dá)到CPU設(shè)定的AD數(shù)據(jù)讀取次數(shù)。
2.根據(jù)權(quán)利要求4所述的CPU通過數(shù)據(jù)總線與外擴(kuò)邏輯門電路進(jìn)行通信的方法，其特征在于:所述外擴(kuò)邏輯門電路是FPGA芯片或CPLD芯片。
3.使用權(quán)利要求1所述的方法進(jìn)行多芯片高速AD采集的裝置，其特征在于:包括CPU、外擴(kuò)邏輯門電路、AD芯片、外部數(shù)據(jù)總線，所述CPU設(shè)置DMA模塊，所述CPU和DMA模塊通過外部數(shù)據(jù)總線與外擴(kuò)邏輯門電路連接，外擴(kuò)邏輯門電路的IO接口與若干AD芯片并聯(lián)。
4.根據(jù)權(quán)利要求3所述的采集裝置，其特征在于:所述外擴(kuò)邏輯門電路是FPGA芯片或CPLD芯片。
【文檔編號】G05B19/042GK103631179SQ201310547241
【公開日】2014年3月12日 申請日期:2013年11月6日 優(yōu)先權(quán)日:2013年11月6日
【發(fā)明者】谷興華, 張新強, 周玲玲, 陳海彬 申請人:天津瑞能電氣有限公司