專利名稱：一種基于fpga的總線狀態(tài)監(jiān)視系統(tǒng)和方法
技術領域：
本發(fā)明屬于數(shù)據(jù)采集與處理領域，具體涉及一種基于FPGA的總線狀態(tài)監(jiān)視系統(tǒng)和方法，主要應用在自動化控制和通信領域，實現(xiàn)對諸如單片機、DSP等處理器總線的監(jiān)視。
背景技術：
隨著大規(guī)模集成電路和超大規(guī)模集成電路的不斷發(fā)展和應用，數(shù)字控制系統(tǒng)的集成度越來越高。一個技術較為復雜的數(shù)據(jù)處理與控制系統(tǒng)，一般都由多個模塊組成，較為常見的系統(tǒng)組成是一個控制模塊加上一個或多個功能模塊，控制模塊控制各功能模塊完成系統(tǒng)的功能?？刂颇K與其它功能模塊以總線的方式加以連接?？偩€是各種功能部件之間傳送信息的公共通信干線，它是由導線組成的傳輸線束，按照所傳輸?shù)男畔⒎N類，系統(tǒng)的總線可以劃分為數(shù)據(jù)總線、地址總線和控制總線，分別用來傳輸數(shù)據(jù)、數(shù)據(jù)地址和控制信號。在傳統(tǒng)的系統(tǒng)中，地址和數(shù)據(jù)總線往往分開，但隨著數(shù)字電路的發(fā)展，越來越多的控制系統(tǒng)為了減少總線數(shù)量，提高利用率，開始采用總線復用技術?？偩€復用指的是數(shù)據(jù)和地址在同一個總線上傳輸?shù)姆绞健Ｈ?051單片機，地址空間是16bit，數(shù)據(jù)寬度8bit，而高位地址總線Sbit是與數(shù)據(jù)Sbit復用的，減少了總線數(shù)量，提高了利用率。為了保證系統(tǒng)工作的可靠性，針對控制系統(tǒng)的檢測與調試也就變得越來越重要。由于系統(tǒng)高度的集成化，在設計與調試的過程中，需要對控制模塊與與功能模塊的交互數(shù)據(jù)進行采集，并對采集的數(shù)據(jù)進行分析，而各個模塊間的數(shù)據(jù)交互是通過總線來完成，因此要完成此功能就必須找到合適的監(jiān)視設備獲來取總線上的信息。傳統(tǒng)的采集分析方法是，在系統(tǒng)工作過程中，利用邏輯分析儀采集總線上的數(shù)據(jù)，用肉眼觀察波形或設定條件搜索的數(shù)據(jù)進行數(shù)據(jù)分析。但在面臨復雜系統(tǒng)時，各模塊間交互的數(shù)據(jù)量大，用人工的方法從海量數(shù)據(jù)進行分析查找工作量大，效率低，分析困難。特別是對于并行總線，由于總線數(shù)量較多，很難完成對所有總線的監(jiān)控，如在公開號為201010252223.9的發(fā)明專利中，“非接觸式485總線數(shù)據(jù)在線監(jiān)聽裝置”只能獲取485總線的的信息，性能單一，且只能獲取數(shù)據(jù)總線信息。又如在公開號為CN200510098702.9的發(fā)明專利中介紹的“一種采集分析翻譯總線數(shù)據(jù)的方法”，雖然功能比較完善，但是用到了嵌入式系統(tǒng)以及復雜的電路設備，實施起來成本較高。對數(shù)據(jù)的處理仍然是先采樣，然后再發(fā)送到計算機上，依靠C語言完成，實時性較差，還有待完善。公開號是US6189140B1的美國專利公開了一種對處理器和嵌入式系統(tǒng)進行調試的裝置，該裝置存在的問題是缺乏實時的監(jiān)控能力，當系統(tǒng)進行調試時，需要將處理器正常的工作停止，無法實現(xiàn)對系統(tǒng)的實時監(jiān)測。專利號是201110291293.X的“總線監(jiān)控與調試控制裝置及進行總線監(jiān)控與總線調試的方法”，雖然解決了實時監(jiān)控的問題，并且拓展許多分功能，但是其系統(tǒng)構成由PLL、串行數(shù)據(jù)發(fā)送器、串行數(shù)據(jù)接收器、存儲器、數(shù)據(jù)采集控制等復雜的電路器件組成，電路難于實現(xiàn)，且成本高，特別是無法采集復用總線(地址和數(shù)據(jù)共用總線)上的信息
發(fā)明內容
為了克服上述現(xiàn)有技術中存在的缺陷和不足，本發(fā)明提供了一種基于FPGA的總線監(jiān)視系統(tǒng)，可進行數(shù)據(jù)總線、地址總線、數(shù)據(jù)/地址復用總線和控制總線上的數(shù)據(jù)監(jiān)視。邊采集邊處理，所監(jiān)視的系統(tǒng)可以不必停機，實現(xiàn)了系統(tǒng)總線的實時監(jiān)視。本發(fā)明解決其技術問題所采用的技術方案是:一種基于可編程邏輯模塊FPGA的總線監(jiān)視系統(tǒng)，包括數(shù)據(jù)采集模塊、數(shù)據(jù)發(fā)送模塊、外圍電路模塊和燒寫與調試模塊。數(shù)據(jù)采集模塊和數(shù)據(jù)發(fā)送模塊是所述監(jiān)視系統(tǒng)的電路核心，由一塊FPGA芯片實現(xiàn)。數(shù)據(jù)采集模塊，主要用來采集待監(jiān)視系統(tǒng)總線上的信息，即把數(shù)據(jù)總線、地址總線、控制總線或者數(shù)據(jù)/地址復用總線上的信號通過FPGA的IO 口輸入到FPAGA中，F(xiàn)PGA根據(jù)輸入的信息，結合控制總線的協(xié)議信息將數(shù)據(jù)直接存入到FPGA自己的存儲器中，并利用FPGA的可編程性，將這些高低電平翻譯成地址、數(shù)據(jù)和命令。FPGA芯片的IO 口線與待監(jiān)視的系統(tǒng)總線相連，連接方式有兩種:插槽式連接或探針式連接。若系統(tǒng)的控制模塊與功能模塊之間的總線通過插槽和插針連接，在采集時則可以采用插槽式連接方法，即將控制模塊插在插槽上，把功能模塊也插在插槽上，這樣控制模塊和功能模塊相當于加上了轉接裝置，該轉接裝置即可把總線引出，然后輸入到FPGA中；若系統(tǒng)各模塊的總線之間的連接方式為直接連接，則可以采用總線探針進行檢測，總線探針的前頭部分很尖，并且有倒鉤，可以直接掛接在總線上，將數(shù)據(jù)輸入到FPGA中。數(shù)據(jù)采集模塊的輸出接FPGA的IO 口，在使用時，插槽和探針都是一端接總線，另一端連接FPGA的IO 口，起到傳遞信號的作用。其中插槽一直和FPGA的IO 口連接，而探針則可以拔插，當使用探針時，探針一端接被監(jiān)視系統(tǒng)的總線，另一端可插到插槽上，從而實現(xiàn)與FPGA的IO 口連接。插槽最多可設置90個，這樣就可以同時讀取80條數(shù)據(jù)和地址總線上的狀態(tài)信息和10條控制總線上的信息，從而保證了 64位數(shù)據(jù)的采集。數(shù)據(jù)發(fā)送模塊的作用是將采集的數(shù)據(jù)發(fā)送出去，其功能由FPGA內部的串口電路完成。采用串口發(fā)送模式，可以和任何支持串口通訊的設備連接，擴展性好，利用FPGA的可編程性還具有與SDRAM、SRAM等芯片的接口功能。數(shù)據(jù)發(fā)送模塊通過FPGA的兩個IO管腳(RXD0和TXD0)與外設連接。為了實現(xiàn)FPGA與其它串口通訊設備工作電壓的匹配，RXDO和TXDO需與外圍電路模塊的串口電平轉換電路相接。數(shù)據(jù)發(fā)送通過對FPGA編程實現(xiàn)。外圍電路模塊主要包括電源、晶振和電平轉換等電路。電源電路將輸入的+5V電壓轉換成+3.3V和+1.5V兩種直流電源為各個模塊和FPGA供電。晶振采用180M的高速晶振，為FPGA提供時鐘脈沖。燒寫與調試模塊的功能是將程序軟件燒寫到FPGA中，并完成軟件的調試功能。本裝置為FPGA的運行提供了兩種模式，即AS燒寫模式和JTAG下載模式。在使用AS模式時，所用到的配置存儲器為EPCS配置存儲器。一種基于FPGA的總線監(jiān)視方法，其特征在于包括以下步驟:步驟一，數(shù)據(jù)采集；步驟二，數(shù)據(jù)處理與存儲:根據(jù)被監(jiān)視系統(tǒng)采用的不同的通訊協(xié)議，采取不同的處理和存儲方法；步驟三，數(shù)據(jù)發(fā)送:將存儲器中的數(shù)據(jù)，按照分組通過串口發(fā)送出去。
本發(fā)明的有益效果是:本發(fā)明主要提供一種基于FPGA的總線監(jiān)視系統(tǒng)，該裝置的處理和控制核心只有一個FPGA芯片，克服了傳統(tǒng)監(jiān)視設備需要依靠計算機的控制或者需要借助嵌入式系統(tǒng)等復雜控制設備的缺點。在數(shù)據(jù)存儲時也只是使用FPGA的內部存儲，解決了由于使用外部存儲器而造成的錯誤和速度不匹配等問題。使系統(tǒng)真正達到了最小化和低成本。邊采集邊處理，不必借助外部計算機和高級語言編程進行分析處理，實時性好。特別是不僅可以對分離的數(shù)據(jù)、地址總線進行監(jiān)測，還可以完成數(shù)據(jù)/地址復用總線的監(jiān)測功能。


圖1為本發(fā)明的系統(tǒng)結構框圖；圖2為FPGA接口連·線圖；圖3為外圍電路組成框圖；圖4為串口電平轉換電路圖；圖5為電源模塊電路圖；圖6為FPGA燒寫與調試模塊電路圖；圖7為總線狀態(tài)監(jiān)視方法流程圖；圖8為某型單片機系統(tǒng)的總線時序圖；圖9為監(jiān)視某型單片機系統(tǒng)的程序流程圖。
具體實施例方式下面結合附圖給出本發(fā)明的一種實施例。如附圖1所示，一種基于FPGA的系統(tǒng)總線狀態(tài)監(jiān)視系統(tǒng)，包括數(shù)據(jù)采集模塊、數(shù)據(jù)發(fā)送模塊、外圍電路模塊和燒寫與調試模塊。其中，數(shù)據(jù)采集模塊和數(shù)據(jù)發(fā)送模塊是所述監(jiān)視系統(tǒng)的電路核心，由一塊型號為EP1C6T144C8的FPGA芯片實現(xiàn)；外圍電路模塊和燒寫與調試模塊是系統(tǒng)的輔助電路。數(shù)據(jù)采集模塊完成從總線上采集信息的任務，采集的數(shù)據(jù)通過采集線經(jīng)IO 口送A FPGA中分析處理。如圖2所示，待監(jiān)視系統(tǒng)的數(shù)據(jù)和地址總線分別與FPGA的AD0 AD73相連，控制總線分別與CS(TCS12相連。連接方式分為插槽式或探針式。數(shù)據(jù)發(fā)送模塊的作用是將采集的數(shù)據(jù)采用串口發(fā)送模式發(fā)送出去，其功能由FPGA內部的串口電路完成。數(shù)據(jù)發(fā)送模塊通過FPGA的RXDO和TXDO與外設通訊。由于FPGA的管腳電壓為3.3v，與串口通訊電壓不匹配，因此需要增加一級如圖4所示的串口中電平轉換電路。FPGA的RXDO與三極管TRl的集電極相連，TXDO經(jīng)一非門后加至TR7的基極。數(shù)據(jù)發(fā)送模塊的工作通過對FPGA編程實現(xiàn)。如圖3所示，外圍電路模塊主要由系統(tǒng)工作所必需的輔助電路組成，主要包括電源模塊、晶振以及一些其它必要器件。電源電路如圖5所示，輸入的+5V直流電壓經(jīng)2個LT1616芯片分別輸出3.3V和1.5V直流電壓給FPGA芯片供電。晶振的頻率為180M，用來給FPGA提供一個外部時鐘，連接到FPGA專用的時鐘引腳Clkjr^l采用高速晶振可使可監(jiān)視系統(tǒng)有很寬的頻率范圍。串口電平轉換如圖4所示，用來實現(xiàn)FPGA與外部串口通訊電路工作電壓的匹配。
燒寫與調試模塊的功能是將程序軟件燒寫到FPGA中，并完成軟件的調試功能。燒寫與調試模塊的電路如圖6所示，本裝置為FPGA的運行提供了兩種模式:AS12模式和JTAGlO模式。AS模式時，用EPCSll配置存儲器保存系統(tǒng)的配置信息。由于FPGA芯片基于SRAM技術，每次掉電后配置信息就會丟失，因此需要提供片外配置存儲器。EPCS本質上是一塊專用存儲器，用于保存FPGA的配置信息，它在掉電后不會丟失內容。因此當程序不需要更改或調試時，可直接通過AS配置口將程序寫入到EPCS配置芯片中。AS插槽的1、7、8、9腳分別與EPCSlN芯片的6、2、1、5腳連接，同時還連接到FPGA相應的DATAO、DCLK、nCSO、ASDO端口。AS插槽的2、10腳接地，4腳接電源。AS插槽的3、5兩個腳通過上拉電阻分別與FPGA的C0NF_D0NE腳和nCONFIG腳連接。當程序需要調試或者在設備運行中途需要改變時，可直接將程序通過JTAG配置口寫入FPGA中。JTAG 口的1、3、5、9腳分別接FPGA的TCK、TDO、EMS、TDI管腳，其中5、9腳需接上拉電阻。JTAG 口的2、10腳接地，4腳接3.3v電源。如附圖7所示，一種基于FPGA的總線監(jiān)視方法，包括以下步驟:步驟一，數(shù)據(jù)采集，具體方法如下:①根據(jù)系統(tǒng)總線連接的具體情況選擇FPGA的IO 口與被監(jiān)視總線的連接方式:
a.插槽式連接，b.探針式連接；②設置數(shù)據(jù)采集裝置，被監(jiān)視系統(tǒng)上電啟動；③監(jiān)視系統(tǒng)接通電源，存儲在EPCS中的配置信息加載到FPGA芯片中，或者使用JTAG模式，直接將程序燒寫到FPGA中，完成監(jiān)視系統(tǒng)的啟動；④啟動數(shù)據(jù)采集裝置，系統(tǒng)開始采集數(shù)據(jù)。步驟二，數(shù)據(jù)處理與存儲，具體方法如下:①如果系統(tǒng)采用地址總線與數(shù)據(jù)總線分離的通訊協(xié)議，則采用方案A;若采用地址線與數(shù)據(jù)線共用的復用總線通訊協(xié)議，則采用方案B ；方案A包括以下步驟:Al.存儲控制總線上的數(shù)據(jù)，轉步驟三；A2.存儲地址總線上的數(shù)據(jù)，轉步驟三；A3.存儲數(shù)據(jù)總線上的數(shù)據(jù)，轉步驟三。方案B包括以下步驟:B1.實時監(jiān)視控制總線上輸入的地址控制鎖存信號和數(shù)據(jù)鎖存信號。若地址鎖存信號電平發(fā)生跳變(上升沿或者下降沿，不同的產(chǎn)品會有不同)，轉到B2;若數(shù)據(jù)鎖存信號電平發(fā)生跳變(上升沿或者下降沿，不同的產(chǎn)品會有不同)轉入B3 ;B2.收集此時的復用總線的數(shù)據(jù)信息，且規(guī)定為地址，并轉入步驟三；B3.收集此時的復用總線的數(shù)據(jù)信息，且規(guī)定為數(shù)據(jù)，并轉入步驟三。②翻譯讀取的地址和數(shù)據(jù)以及控制命令，并分別存到地址、數(shù)據(jù)和控制字的存儲器中。步驟三，數(shù)據(jù)發(fā)送，具體方法如下:將存儲器中的數(shù)據(jù)，按照分組通過串口發(fā)送出去。其中一個分組為一個完整的操作命令，包括地址、數(shù)據(jù)和控制字，即先發(fā)總線上的地址，再發(fā)數(shù)據(jù)，最后發(fā)控制字。下面給出一個應用本發(fā)明涉及的系統(tǒng)及方法監(jiān)視某型單片機控制系統(tǒng)總線的實例。圖8為所選單片機的總線時序圖，圖中各信號線的定義如下:CLKOUT:總線時鐘信號；ADO-AD15:地址和數(shù)據(jù)復用總線信號；ASTB:地址鎖存信號；DSTB:數(shù)據(jù)鎖存信號；R/W:讀寫控制信號。當控制總線中的地址鎖存信號ASTB為下降沿時，AD總線上出現(xiàn)的為地址信號；當總線中的數(shù)據(jù)鎖存信號DSTB為上升沿時，AD總線上出現(xiàn)的為數(shù)據(jù)信號；讀寫控制信號為高時，CPU執(zhí)行讀操作；讀寫控制信號為低時，CPU執(zhí)行寫操作。程序流程圖如圖9所示。程序時刻監(jiān)視控制總線上的狀態(tài)變化，根據(jù)信號的上升或下降沿，判斷CPU對不同地址的數(shù)據(jù)操作，并且根據(jù)不同的動作進行分類，存儲。每一次監(jiān)視的結果都會產(chǎn)生格式為“地址+數(shù)據(jù)+操作指令”的數(shù)據(jù)組合。具體方法如下:CPU每執(zhí)行一條讀寫操作命令，其控制總線上的信號電平就會發(fā)生變化。利用FPGA的邊沿觸發(fā)方式，實時監(jiān)測ASTB信號線上的電平狀態(tài)。一旦ASTB出現(xiàn)下降沿，按照該CPU總線的時序定義，此時CPU對外部功能塊有讀寫操作，AD總線上的數(shù)據(jù)則為讀寫地址。同時判斷W/R信號，若為高電平則為讀操作；若為低電平則為寫操作。并將地址和讀寫信號分別存在地址和控制狀態(tài)兩個數(shù)組中。當有讀寫操作時，同樣利用FPGA的邊沿觸發(fā)方式，實時監(jiān)測DSTB信號線上的電平狀態(tài)的變化。一旦DSTB上出現(xiàn)上升沿，根據(jù)CPU總線的定義，此時AD總線上的數(shù)據(jù)即為讀寫數(shù)據(jù)，F(xiàn)PGA即可讀取AD上的數(shù)據(jù)，并將其存入到相應的數(shù)據(jù)數(shù)組中。進行上面的操作可以方便地監(jiān)視CPU對每一個功能塊的讀寫動作，包括CPU對專用芯片的某個地址值，進行的讀(或寫)動作，讀(寫)數(shù)據(jù)的數(shù)值，并能將這個動作記錄下來。重復上述步驟，可以對整個系統(tǒng)的工作過程進行完整的監(jiān)視和處理。根據(jù)目標系統(tǒng)的具體情況，設定一個閾值，當數(shù)據(jù)存儲量達到這個閾值時，就把采集的數(shù)據(jù)通過串口發(fā)送出來。發(fā)送的格式和存儲格式一樣，先發(fā)地址，再發(fā)與此地址對應的數(shù)據(jù)，最后發(fā)送讀寫狀態(tài)。檢測人員通過對發(fā)送的數(shù)據(jù)進行分析，便可了解系統(tǒng)的整個工作過程，找出異常，定位問題。由于系統(tǒng)一直處于監(jiān)視狀態(tài)，可使系統(tǒng)在不停機的情況下完成系統(tǒng)的實時監(jiān)控功倉泛。以上的監(jiān)視實例表明:該系統(tǒng)可以邊采集邊處理，具有很好的實時性。能將原來龐大、繁雜的0、1電平翻譯成易懂的數(shù)據(jù)和命令，而且還可以根據(jù)不同的總線要求，對監(jiān)視系統(tǒng)進行改編和升級，適應性強，成本低。
權利要求
1.一種基于FPGA的總線監(jiān)視系統(tǒng)，其特征在于，包括:數(shù)據(jù)采集模塊、數(shù)據(jù)發(fā)送模塊、外圍電路模塊和燒寫與調試模塊；數(shù)據(jù)采集模塊和數(shù)據(jù)發(fā)送模塊是所述監(jiān)視系統(tǒng)的核心，由一塊FPGA芯片實現(xiàn)，外圍電路模塊和燒寫與調試模塊是系統(tǒng)的輔助電路；其中， 數(shù)據(jù)采集模塊經(jīng)FPGA芯片的IO 口線與待監(jiān)視系統(tǒng)的總線相連，主要用來采集待監(jiān)視系統(tǒng)總線上的信息，即把數(shù)據(jù)總線、地址總線、控制總線或者數(shù)據(jù)/地址復用總線上的信號輸入到FPAGA中，F(xiàn)PGA根據(jù)輸入的信息，結合控制總線的協(xié)議信息將數(shù)據(jù)直接存入到FPGA內部的存儲器中，并利用FPGA的可編程性，將這些高、低電平翻譯成地址、數(shù)據(jù)和命令； 數(shù)據(jù)發(fā)送模塊的作用是將采集的數(shù)據(jù)以串行形式發(fā)送出去，其功能由FPGA內部的串口電路完成；數(shù)據(jù)發(fā)送模塊通過FPGA的RXDO管腳和TXDO管腳與外部設備連接；為了實現(xiàn)FPGA與外部串口通訊設備之間工作電壓的匹配，在數(shù)據(jù)發(fā)送模塊和外部串口通訊設備之間增加一級電平轉換電路； 外圍電路模塊主要包括電源、晶振和電平轉換電路；電源電路將輸入的+5V電壓轉換成+3.3V和+1.5V兩種直流電源為各個模塊和FPGA供電；晶振采用180M的高速晶振，為FPGA提供時鐘脈沖； 燒寫與調試模塊的功能是將程序軟件燒寫到FPGA中，并完成軟件的調試功能；該模塊為FPGA的運行提供了兩種模式:AS燒寫模式和JTAG下載模式；在使用AS模式時，所用到的配置存儲器為EPCS配置存儲器。
2.根據(jù)權利要求1所述的基于FPGA的總線監(jiān)視系統(tǒng)，其特征在于，所述數(shù)據(jù)采集模塊與待監(jiān)視系統(tǒng)總線的連接方式有兩種:插槽式或探針式；若待監(jiān)視系統(tǒng)的控制模塊與功能模塊之間的總線通過插槽和插針連接，采用插槽式連接方法，即將控制模塊插在插槽上，把功能模塊也插在插槽上，這樣控制模塊和功能模塊相當于加上了轉接裝置，該轉接裝置即可把總線引出，然后輸入到FPGA中；若系統(tǒng)各模塊的總線之間的連接方式為直接連接，采用總線探針進行檢測，總線探針的 前頭部分很尖，并且有倒鉤，可以直接掛接在總線上；數(shù)據(jù)采集模塊的輸出接FPGA的IO 口，在使用時，插槽和探針都是一端接總線，另一端連接FPGA的IO 口，其中插槽一直和FPGA的IO 口連接，而探針則可以拔插；當使用探針時，探針一端接被監(jiān)視系統(tǒng)的總線，另一端可插到插槽上，從而實現(xiàn)與FPGA的IO 口連接；插槽最多可設置90個，這樣就可以同時讀取80條數(shù)據(jù)和地址總線上的狀態(tài)信息和10條控制總線上的信息，從而保證了 64位數(shù)據(jù)的采集。
3.一種基于FPGA的總線監(jiān)視方法，其特征在于，包括以下步驟: 步驟一，數(shù)據(jù)采集，具體方法如下: ①根據(jù)系統(tǒng)總線連接的具體情況選擇FPGA的IO口與被監(jiān)視總線的連接方式:a.插槽式連接，b.探針式連接； ②設置數(shù)據(jù)采集裝置，被監(jiān)視系統(tǒng)上電啟動； ③監(jiān)視系統(tǒng)接通電源，存儲在EPCS中的配置信息加載到FPGA芯片中，或者使用JTAG模式，直接將程序燒寫到FPGA中，完成監(jiān)視系統(tǒng)的啟動； ④啟動數(shù)據(jù)采集裝置，系統(tǒng)開始采集數(shù)據(jù)； 步驟二，數(shù)據(jù)處理與存儲，具體方法如下: ①如果系統(tǒng)采用地址總線與數(shù)據(jù)總線分離的通訊協(xié)議，則采用方案A ;若采用地址與數(shù)據(jù)共用的復用總線通訊協(xié)議，則采用方案B ；方案A包括以下步驟: Al.存儲控制總線上的數(shù)據(jù)，轉步驟三； A2.存儲地址總線上的數(shù)據(jù)，轉步驟三； A3.存儲數(shù)據(jù)總線上的數(shù)據(jù)，轉步驟三； 方案B包括以下步驟: B1.判斷控制總線上輸入的是地址信號還是數(shù)據(jù)信號，若為地址信號，轉到B2 ;若為數(shù)據(jù)信號轉入B3 ； B2.收集此時的復用總線的數(shù)據(jù)信息，且規(guī)定為地址，并轉入步驟三； B3.收集此時的復用總線的數(shù)據(jù)信息，且規(guī)定為數(shù)據(jù)，并轉入步驟三； ②翻譯讀取的地址和數(shù)據(jù)以及控制命令，并分別存到地址、數(shù)據(jù)和控制字的存儲器中； 步驟三，數(shù)據(jù)發(fā)送，具體方法如下: 將存儲器中的數(shù)據(jù)，按照分組通過串口發(fā)送出去，其中一個分組為一個完整的操作命令，包括地址、數(shù)據(jù)和控制字，即先發(fā)總線上的地址，再發(fā)數(shù)據(jù)，最后發(fā)控制字。
4.根據(jù)權利要求3所述的一種基于FPGA的總線監(jiān)視方法，其特征在于，步驟二方案B的步驟BI中所述的判斷控制總線上輸入的是地址信號還是數(shù)據(jù)信號的方法為:實時監(jiān)視控制總線上輸入的地址控制鎖存信號和數(shù)據(jù)鎖存信號，若地址鎖存信號電平發(fā)生跳變，則為地址信號；若數(shù)據(jù)鎖存信號電平發(fā)生跳變，則為數(shù)據(jù)信號。
全文摘要
本發(fā)明涉及一種基于FPGA的總線狀態(tài)監(jiān)視系統(tǒng)，包括數(shù)據(jù)采集模塊、數(shù)據(jù)發(fā)送模塊、外圍電路模塊和燒寫與調試模塊。數(shù)據(jù)采集模塊和數(shù)據(jù)發(fā)送模塊是所述監(jiān)視系統(tǒng)的核心，由一塊FPGA芯片實現(xiàn)。一種總線狀態(tài)的監(jiān)視方法，主要包括步驟一，數(shù)據(jù)采集；步驟二，數(shù)據(jù)處理與存儲；步驟三，數(shù)據(jù)發(fā)送。本系統(tǒng)的處理和控制核心只有一個FPGA芯片，克服了傳統(tǒng)監(jiān)視設備需要計算機或嵌入式系統(tǒng)等復雜控制設備的缺點。數(shù)據(jù)存儲也只使用FPGA的內部存儲器，解決了由于使用外部存儲器而造成速度不匹配等問題。邊采集邊處理，實時性好。不僅可以對分離的數(shù)據(jù)、地址總線進行監(jiān)測，還可以完成數(shù)據(jù)/地址復用總線的監(jiān)測功能。
文檔編號G05B19/048GK103092119SQ201310014538
公開日2013年5月8日 申請日期2013年1月15日 優(yōu)先權日2013年1月15日
發(fā)明者龍騰宇, 李亮, 孫麗妍 申請人:北京工業(yè)大學