專利名稱：低壓帶隙基準(zhǔn)電壓產(chǎn)生電路的制作方法
低壓帶隙基準(zhǔn)電壓產(chǎn)生電路
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路領(lǐng)域，特別是涉及一種低壓帶隙基準(zhǔn)(Bandgap Reference) 電壓產(chǎn)生電路。
背景技術(shù)：
帶隙基準(zhǔn)電路可以在溫度變化環(huán)境中提供穩(wěn)定的參考電壓，因此其廣泛應(yīng)用于電源調(diào)節(jié)器、A/D和D/A轉(zhuǎn)換器等電路中。傳統(tǒng)的帶隙基準(zhǔn)電路利用正溫度系數(shù)的電壓Vt對(duì)于負(fù)溫度系數(shù)的電壓Vbe進(jìn)行補(bǔ)償，從而可以產(chǎn)生不隨溫度變化的直流輸出電壓，此電壓通常為1.2伏，其中電壓Vbe通常為雙極性晶體管(Bipolar Transistor)的基極-射極電壓差。上述帶隙基準(zhǔn)電路的輸出電壓通常在1. 2V左右，其電源電壓一般需要大于1. 2V, 這就限制了所述帶隙基準(zhǔn)電路在低壓下的應(yīng)用。然而，由于IC設(shè)計(jì)目前以低功率和低電壓目標(biāo)為主流，許多IC電路需要在1. 2伏左右或以下進(jìn)行操作，在這些低壓的應(yīng)用中，需要低壓的帶隙基準(zhǔn)電路來提供基準(zhǔn)電壓。此外，目前的帶隙基準(zhǔn)電路中一般都采用雙極性晶體管，這樣使得該帶隙基準(zhǔn)電路一般都只能采用 Bi-CMOS (Bipolar Complementary Metal Oxide Semiconductor)工藝來實(shí)現(xiàn)，而不能采用標(biāo)準(zhǔn)CMOS工藝來實(shí)現(xiàn)。因此，希望提出一種CMOS工藝的低電壓帶隙基準(zhǔn)產(chǎn)生電路。
發(fā)明內(nèi)容因此，本發(fā)明的一個(gè)目的在于提供一種帶隙基準(zhǔn)電壓產(chǎn)生電路，其可以由標(biāo)準(zhǔn) CMOS工藝實(shí)現(xiàn)。為實(shí)現(xiàn)上述目的，本發(fā)明提供一種帶隙基準(zhǔn)電壓產(chǎn)生電路，其包括第一二極管、第二二極管、第一電阻、第二電阻、第三電阻和第四電阻。第一二極管的陰極接第一參考電壓， 其陽極經(jīng)由第一電阻與第一參考電壓連接；第二二極管的陰極接第一參考電壓，其陽極連接于第三電阻的一端，第三電阻的另一端經(jīng)由第二電阻與第一參考電壓連接；第四電阻的一端與第一參考電壓連接，利用與流經(jīng)第三電阻的電流和第二電阻的電流的混合電流成正比的電流流經(jīng)第四電阻，從而在第四電阻的另一端得到基準(zhǔn)電壓。其中第一二極管為一個(gè)基準(zhǔn)二極管，第二二極管包括多個(gè)并聯(lián)的基準(zhǔn)二極管。進(jìn)一步的，所述帶隙基準(zhǔn)電壓產(chǎn)生電路還包括有第一PMOS晶體管、第二PMOS晶體管、第三PMOS晶體管以及運(yùn)算放大器，各個(gè)PMOS晶體管的源極接第二參考電壓，柵極互相連接，第一PMOS晶體管的漏極接第一二極管的陽極，第二PMOS晶體管的漏極接第三電阻的與第二電阻連接的一端，第三PMOS晶體管的漏極與第四電阻相連，第三PMOS晶體管的漏極和第四電阻的中間節(jié)點(diǎn)的電壓為所述基準(zhǔn)電壓，所述運(yùn)算放大器的負(fù)相輸入端接第一 PMOS 晶體管的漏極，正相輸入端接第二 PMOS晶體管的漏極，其輸出端接第三PMOS晶體管的柵極。
更進(jìn)一步的，第一 PMOS晶體管、第二 PMOS晶體管和第三PMOS晶體管構(gòu)成電流鏡， 第三PMOS晶體管上流過的電流與第二 PMOS晶體管上流過的電流成正比。再進(jìn)一步的，第一 PMOS晶體管、第二 PMOS晶體管和第三PMOS晶體管的寬長(zhǎng)比之比為1:1:1。更進(jìn)一步的，所述帶隙基準(zhǔn)電壓產(chǎn)生電路還包括有啟動(dòng)電路，所述啟動(dòng)電路包括第四PMOS晶體管、第一 NMOS晶體管、第二 NMOS晶體管、第三NMOS晶體管以及第五電阻，第四PMOS晶體管的源極接第二參考電壓，其柵極與第一 PMOS晶體管的柵極相連，第三NMOS 晶體管的漏極與第四PMOS晶體管的漏極相連，其源極接第一參考電壓，其柵極與自身的漏極以及第二 NMOS晶體管的柵極相連，第二 NMOS晶體管的源極接第一參考電壓，其漏極經(jīng)由第五電阻與第二參考電壓相連，第一 NMOS晶體管的源極接第一參考電壓，其漏極接第一 PMOS晶體管的柵極，其柵極與第二 NMOS晶體管的漏極相連。進(jìn)一步的，所述基準(zhǔn)電壓等于所述第一二極管的導(dǎo)通壓降。進(jìn)一步的，所述基準(zhǔn)電壓的范圍為0. 5v至0. 8v。與現(xiàn)有技術(shù)相比，本發(fā)明中利用二極管代替原來的雙極型晶體管，從而使得其可以采用標(biāo)準(zhǔn)的CMOS工藝來實(shí)現(xiàn)。

為了更清楚地說明本發(fā)明實(shí)施例的技術(shù)方案，下面將對(duì)實(shí)施例描述中所需要使用的附圖作簡(jiǎn)單地介紹。其中圖1是本發(fā)明中的帶隙基準(zhǔn)電壓產(chǎn)生電路在一個(gè)實(shí)施例中的電路圖；圖2是圖1中的帶隙基準(zhǔn)電壓產(chǎn)生電路的基準(zhǔn)電壓-溫度特性曲線的仿真示意圖；和圖3是圖1中的帶隙基準(zhǔn)電壓產(chǎn)生電路的啟動(dòng)時(shí)間曲線的仿真示意圖。
具體實(shí)施方式下面結(jié)合附圖和實(shí)施例對(duì)本發(fā)明作進(jìn)一步的說明。圖1為本發(fā)明中的帶隙基準(zhǔn)電壓產(chǎn)生電路100在一個(gè)實(shí)施例中的電路示意圖。請(qǐng)參看圖ι所示，所述帶隙基準(zhǔn)電壓產(chǎn)生電路100包括二極管D1、二極管D2、電阻Rl、R2和 R3，二極管Dl的陰極(N端)接地，陽極(P端)經(jīng)由電阻Rl與地連接，二極管D2的陰極接地，陽極連接于電阻R3的一端，電阻R3的另一端經(jīng)由電阻R2與地連接。如果將二極管Dl 視為一個(gè)基準(zhǔn)二極管，那么二極管D2則包括多個(gè)并聯(lián)的基準(zhǔn)二極管，這樣可以使得二級(jí)管 Dl和D2得到更好的匹配，在圖1的示例中所述二極管D2包括8個(gè)并聯(lián)的基準(zhǔn)二極管。在所述帶隙基準(zhǔn)電壓產(chǎn)生電路100處于穩(wěn)定狀態(tài)時(shí)，所述二極管Dl的陽極的電壓與所述電阻R3的與電阻R2連接的一端的電壓相等，這樣可得到下述公式Vdi = VD2+IPTAT*R3，其中Vdi為二極管Dl的導(dǎo)通壓降，Vd2為二極管D2的導(dǎo)通壓降，Iptat為電阻R3 上流過的電流。對(duì)上式進(jìn)行公式變換得IPTAT = (Vdi-Vd2)/R3 = AVD/R3, AVd為正溫度系數(shù)的電壓，因此Iptat為正溫度系數(shù)的電流。此外，流過電阻R2的電流IeTAT為ICTAT = VD1/R2，Vdi為負(fù)溫度系數(shù)的電壓，因此Ictat為負(fù)溫度系數(shù)的電流。通過調(diào)整電阻R2和R3的大小可以使得Ictat和Iptat的混合電流為近似零溫度系數(shù)，即不隨著溫度的改變而改變電流的大小，或者改變很小。所述帶隙基準(zhǔn)電壓產(chǎn)生電路100還包括有電阻R4，利用近似零溫度系數(shù)的電流流過所述電阻R4可以得到近似零溫度系數(shù)的帶隙電壓VBe。所述電阻R1、R2、R3和R4為互相匹配的電阻，這樣可以減小電阻的溫度系數(shù)的影響，也可以減小各電阻由于工藝造成的相對(duì)誤差。所述帶隙基準(zhǔn)電壓產(chǎn)生電路100還包括有PM0S(P_type Complementary Metal Oxide Semiconductor)晶體管PM1、PM2和PM3，以及運(yùn)算放大器OP。各個(gè)PMOS晶體管PM1、 PM2和PM3的源極接電源VDD，柵極互相連接。PMOS晶體管PMl的漏極接所述二極管Dl的陽極，所述PMOS晶體管PM2的漏極接所述電阻R3的與電阻R2連接的一端，所述PMOS晶體管PM3的漏極經(jīng)由所述電阻R4與地相連，所述PMOS晶體管PM3的漏極和所述電阻R4的中間節(jié)點(diǎn)的電壓為所述帶隙電壓Vk(也可以稱輸出電壓、基準(zhǔn)電壓、帶隙基準(zhǔn)電壓)。所述運(yùn)算放大器OP的負(fù)相輸入端接PMOS晶體管PMl的漏極，正相輸入端接PMOS晶體管MP2的漏極，其輸出端接PMOS晶體管MP3的柵極。所述運(yùn)算放大器通過控制PMOS晶體管MPl和 MP2的柵極電壓來使得其兩個(gè)輸入端的電壓相等，即使得所述二極管Dl的陽極的電壓與所述電阻R3的與電阻R2連接的一端的電壓相等，這樣所述PMOS晶體管MP2上流過的電流就是近似零溫度系數(shù)的I。TAT和Iptat的混合電流。PMOS晶體管PMl、PM2和PM3構(gòu)成電流鏡，PMOS晶體管MP3上流過的電流與PMOS 晶體管MP2上流過的電流成正比，這樣PMOS晶體管MP3上流過的電流也為近似零溫度系數(shù)的電流，近似零溫度系數(shù)的電流IrasT流過所述電阻R4可以得到近似零溫度系數(shù)的帶隙電壓VBe。在一個(gè)實(shí)施例中，PMOS晶體管PM1、PM2和PM3的寬長(zhǎng)比之比為1 1 1，這樣流過各個(gè)PMOS晶體管的電流是相等的。由于采用了近似零溫度系數(shù)的電流在電阻上形成電壓的方式，使得帶隙電壓VBe 可以小于IV。在本實(shí)施例中，可以將所述帶隙電壓Vk設(shè)置的等于或近似等于在二極管Dl 的導(dǎo)通壓降Vdi，這樣在電源電壓Vdd變化時(shí)，使得各個(gè)PMOS晶體管的源漏電壓差都還保持相等，從而使得他們組成的電流鏡的電流鏡像關(guān)系不變。這樣，就可以極大地減少了電源電壓Vdd對(duì)輸出電壓VBe的影響。在一個(gè)實(shí)施例中，二極管Dl的導(dǎo)通壓降Vdi為0. 5-0. 8V，也就是說，帶隙電壓VBe大約可以為0. 5-0. 8V。本發(fā)明的優(yōu)點(diǎn)、好處或特點(diǎn)之一在于1)在本發(fā)明中利用了二極管替代了之前的雙極型晶體管，這樣可以采用標(biāo)準(zhǔn)的CMOS工藝就可以實(shí)現(xiàn)；2)帶隙電壓Vbc設(shè)置的與第一二極管Dl的導(dǎo)通壓降相等或近似相等，這樣最大程度的消除了電源電壓VDD的變化對(duì)輸出電壓Vk的影響；或，3)由于帶隙電壓Vk可以設(shè)置的比較低，因此電源電壓Vdd在較低的電壓時(shí)所述帶隙基準(zhǔn)電壓產(chǎn)生電路就可以工作，比如1. 2V或更低。請(qǐng)參看圖1所示，所述帶隙基準(zhǔn)電壓產(chǎn)生電路100包括幫助啟動(dòng)的啟動(dòng)電路 110。所述啟動(dòng)電路 110 包括 PMOS 晶體管 MP4，NMOS (N-type Complementary Metal Oxide Semiconductor)晶體管 MN1、MN2、MN3，以及電阻 R5。所述PMOS晶體管MP4的源極接電源VDD，其柵極與所述PMOS晶體管MPl的柵極相連。NMOS晶體管麗3的漏極與所述PMOS晶體管MP4的漏極相連，其源極接地，其柵極與自身的漏極以及NMOS晶體管麗2的柵極相連。NMOS晶體管麗2的源極接地，其漏極經(jīng)由所述電阻R5與電源Vdd相連。NMOS晶體管麗1的源極接地，其漏極接所述PMOS晶體管MPl的柵極，其柵極與所述NMOS晶體管的MN2的漏極相連。在電源Vdd上電后，匪OS晶體管麗1的柵極為高電平，匪OS晶體管麗1導(dǎo)通，從而將PMOS晶體管MPl的柵極拉至低電平，使得MP1、MP2和MP3組成的電流鏡開始啟動(dòng)。同時(shí)，PMOS晶體管MP4也導(dǎo)通，進(jìn)而使得NMOS晶體管麗3和麗2導(dǎo)通，這樣使得NMOS晶體管 MNl的柵極為低電平，從而導(dǎo)致所述NMOS晶體管MNl截止，這樣所述運(yùn)算放大器OP可以通過控制PMOS晶體管MPl的柵極電壓使得系統(tǒng)逐漸穩(wěn)定，完成啟動(dòng)。圖2是圖1中的帶隙基準(zhǔn)電壓產(chǎn)生電路100的基準(zhǔn)電壓-溫度特性曲線的仿真示意圖。從圖2中可以看出，在-20度至+130度的溫度范圍內(nèi)，基準(zhǔn)電壓VBe的最小電壓大約為771. 3mv，最大電壓大約為773. lmv，變化范圍完成符合要求。圖3是圖1中的帶隙基準(zhǔn)電壓產(chǎn)生電路100的啟動(dòng)時(shí)間曲線的仿真示意圖。從圖 3可以看出，，在輸入電壓Vdd增大到1. 2V左右之后，所述基準(zhǔn)電壓VBe就可以穩(wěn)定在770mv 附近，可以用大約5ms的時(shí)間。本文中的“連接”、“相接”或“接”等詞的含義包括直接連接、間接連接或其他顯而易見的連接方式。上述說明已經(jīng)充分揭露了本發(fā)明的具體實(shí)施方式
。需要指出的是，熟悉該領(lǐng)域的技術(shù)人員對(duì)本發(fā)明的具體實(shí)施方式
所做的任何改動(dòng)均不脫離本發(fā)明的權(quán)利要求書的范圍。 相應(yīng)地，本發(fā)明的權(quán)利要求的范圍也并不僅僅局限于前述具體實(shí)施方式
。
權(quán)利要求
1.一種帶隙基準(zhǔn)電壓產(chǎn)生電路，其特征在于，其包括第一二極管、第二二極管、第一電阻、第二電阻、第三電阻和第四電阻，第一二極管的陰極接第一參考電壓，其陽極經(jīng)由第一電阻與第一參考電壓連接；第二二極管的陰極接第一參考電壓，其陽極連接于第三電阻的一端，第三電阻的另一端經(jīng)由第二電阻與第一參考電壓連接；第四電阻的一端與第一參考電壓連接，利用與流經(jīng)第三電阻的電流和第二電阻的電流的混合電流成正比的電流流經(jīng)第四電阻，從而在第四電阻的另一端得到基準(zhǔn)電壓，其中第一二極管為一個(gè)基準(zhǔn)二極管，第二二極管包括多個(gè)并聯(lián)的基準(zhǔn)二極管。
2.根據(jù)權(quán)利要求1所述的電路，其特征在于其還包括有第一PMOS晶體管、第二 PMOS 晶體管、第三PMOS晶體管以及運(yùn)算放大器，各個(gè)PMOS晶體管的源極接第二參考電壓，柵極互相連接， 第一 PMOS晶體管的漏極接第一二極管的陽極， 第二 PMOS晶體管的漏極接第三電阻的與第二電阻連接的一端， 第三PMOS晶體管的漏極與第四電阻相連，第三PMOS晶體管的漏極和第四電阻的中間節(jié)點(diǎn)的電壓為所述基準(zhǔn)電壓，所述運(yùn)算放大器的負(fù)相輸入端接第一 PMOS晶體管的漏極，正相輸入端接第二 PMOS晶體管的漏極，其輸出端接第三PMOS晶體管的柵極。
3.根據(jù)權(quán)利要求2所述的電路，其特征在于第一 PMOS晶體管、第二 PMOS晶體管和第三PMOS晶體管構(gòu)成電流鏡，第三PMOS晶體管上流過的電流與第二 PMOS晶體管上流過的電流成正比。
4.根據(jù)權(quán)利要求3所述的電路，其特征在于第一PMOS晶體管、第二 PMOS晶體管和第三PMOS晶體管的寬長(zhǎng)比之比為1 1 1。
5.根據(jù)權(quán)利要求2所述的電路，其特征在于其還包括有啟動(dòng)電路，所述啟動(dòng)電路包括第四PMOS晶體管、第一 NMOS晶體管、第二 NMOS晶體管、第三NMOS晶體管以及第五電阻，第四PMOS晶體管的源極接第二參考電壓，其柵極與第一 PMOS晶體管的柵極相連， 第三NMOS晶體管的漏極與第四PMOS晶體管的漏極相連，其源極接第一參考電壓，其柵極與自身的漏極以及第二 NMOS晶體管的柵極相連，第二 NMOS晶體管的源極接第一參考電壓，其漏極經(jīng)由第五電阻與第二參考電壓相連， 第一NMOS晶體管的源極接第一參考電壓，其漏極接第一PMOS晶體管的柵極，其柵極與第二 NMOS晶體管的漏極相連。
6.根據(jù)權(quán)利要求1-5任一所述的電路，其特征在于所述基準(zhǔn)電壓等于所述第一二極管的導(dǎo)通壓降。
7.根據(jù)權(quán)利要求1-5任一所述的電路，其特征在于所述基準(zhǔn)電壓的范圍為05v至08v。
全文摘要
本發(fā)明提供一種帶隙基準(zhǔn)電壓產(chǎn)生電路，其包括第一二極管、第二二極管、第一電阻、第二電阻、第三電阻和第四電阻。第一二極管的陰極接第一參考電壓，其陽極經(jīng)由第一電阻與第一參考電壓連接；第二二極管的陰極接第一參考電壓，其陽極連接于第三電阻的一端，第三電阻的另一端經(jīng)由第二電阻與第一參考電壓連接；第四電阻的一端與第一參考電壓連接，利用與流經(jīng)第三電阻的電流和第二電阻的電流的混合電流成正比的電流流經(jīng)第四電阻，從而在第四電阻的另一端得到基準(zhǔn)電壓。其中第一二極管為一個(gè)基準(zhǔn)二極管，第二二極管包括多個(gè)并聯(lián)的基準(zhǔn)二極管。本發(fā)明中利用二極管代替原來的雙極型晶體管，從而使得其可以采用標(biāo)準(zhǔn)的CMOS工藝來實(shí)現(xiàn)。
文檔編號(hào)G05F3/30GK102385413SQ201110278558
公開日2012年3月21日 申請(qǐng)日期2011年9月19日 優(yōu)先權(quán)日2011年9月19日
發(fā)明者韋鋼 申請(qǐng)人:無錫中普微電子有限公司