專利名稱：內(nèi)部電源電壓生成電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及生成內(nèi)部電源端子的內(nèi)部電源電壓且向邏輯電路提供內(nèi)部電源電壓的內(nèi)部電源電壓生成電路。
背景技術(shù)：
首先說明現(xiàn)有的內(nèi)部電源電壓生成電路。圖4是表示現(xiàn)有的內(nèi)部電源電壓生成電路的電路圖。以二極管方式連接的NMOS晶體管11將電源電壓VDD降壓到內(nèi)部電源電壓DVDD。 通過該內(nèi)部電源電壓DVDD和接地電壓VSS，來使邏輯電路12進(jìn)行工作。邏輯電路12的貫通電流減少量相應(yīng)于邏輯電路12用的電源電壓從電源電壓VDD降低為內(nèi)部電源電壓DVDD 的量(例如參見專利文獻(xiàn)1)。專利文獻(xiàn)1日本特開平08-018339號(hào)公報(bào)然而，在現(xiàn)有技術(shù)中，若電源電壓VDD發(fā)生變動(dòng)而增高，則內(nèi)部電源電壓DVDD也會(huì)增高。于是，邏輯電路12的貫通電流也會(huì)增多，其增加量相應(yīng)于作為邏輯電路12用的電源電壓的內(nèi)部電源電壓DVDD的增加量。亦即，被提供內(nèi)部電源電壓DVDD的邏輯電路12的貫通電流取決于電源電壓VDD。

發(fā)明內(nèi)容
本發(fā)明就是鑒于上述課題而完成的，其提供一種內(nèi)部電源電壓生成電路，其中，被提供內(nèi)部電源電壓的邏輯電路的貫通電流與電源電壓無關(guān)。為了解決上述課題，本發(fā)明提供一種內(nèi)部電源電壓生成電路，其生成內(nèi)部電源端子的內(nèi)部電源電壓，將所述內(nèi)部電源電壓提供給邏輯電路，其特征在于，該內(nèi)部電源電壓生成電路具有電壓生成電路，其具備以二極管方式連接的PMOS晶體管以及以二極管方式連接的第一 NMOS晶體管；電流源，其設(shè)置于電源端子與所述電壓生成電路之間；以及第二 NMOS晶體管，其以源極跟隨器的方式連接在所述電源端子與所述內(nèi)部電源端子之間，且其柵極連接到所述電流源與所述電壓生成電路之間的連接點(diǎn)而被輸入基準(zhǔn)電壓，所述PMOS 晶體管是通過與所述邏輯電路內(nèi)部的PMOS晶體管相同的制造工藝形成的，所述第一 NMOS 晶體管是通過與所述邏輯電路內(nèi)部的NMOS晶體管相同的制造工藝形成的。在本發(fā)明中，基準(zhǔn)電壓是基于電流源的恒定電流而與電源電壓無關(guān)地生成的，內(nèi)部電源電壓是通過源極跟隨器，基于基準(zhǔn)電壓而與電源電壓無關(guān)地生成的?；趦?nèi)部電源電壓而流起邏輯電路的貫通電流。因而邏輯電路的貫通電流與電源電壓無關(guān)。另外，內(nèi)部電源電壓是邏輯電路能夠按照規(guī)格進(jìn)行工作的最低限度的邏輯電路用的電源電壓。因而邏輯電路的貫通電流小。


圖1是表示本發(fā)明的內(nèi)部電源電壓生成電路的電路圖。
圖2是表示本發(fā)明的內(nèi)部電源電壓生成電路的其他例子的電路圖。圖3是表示本發(fā)明的內(nèi)部電源電壓生成電路的其他例子的電路圖。圖4是表示現(xiàn)有的內(nèi)部電源電壓生成電路的電路圖。符號(hào)說明1電流源；2PM0S晶體管；3 4NM0S晶體管；9邏輯電路。
具體實(shí)施例方式下面參照附圖來說明本發(fā)明的實(shí)施方式。首先說明內(nèi)部電源電壓生成電路的結(jié)構(gòu)。圖1是表示內(nèi)部電源電壓生成電路的電路圖。內(nèi)部電源電壓生成電路具有電流源1、PM0S晶體管2和NMOS晶體管3 4。另夕卜， 內(nèi)部電源電壓生成電路具有電源端子、接地端子和內(nèi)部電源端子。PMOS晶體管2和NMOS晶體管3構(gòu)成電壓生成電路。NMOS晶體管4構(gòu)成源極跟隨器。電流源1、以二極管方式連接的PMOS晶體管2以及以二極管方式連接的NMOS晶體管3按該順序串聯(lián)連接于電源端子與接地端子之間。NMOS晶體管4的柵極連接到電流源1 與PMOS晶體管2之間的連接點(diǎn)，源極與內(nèi)部電源端子連接，漏極與電源端子連接。也就是說，NMOS晶體管4的柵極連接到電流源1與PMOS晶體管2之間的接點(diǎn)，且NMOS晶體管4以源極跟隨器方式連接于電源端子與內(nèi)部電源端子之間。邏輯電路9被設(shè)置于內(nèi)部電源端子與接地端子之間。在這里，PMOS晶體管2是通過與邏輯電路9內(nèi)部的PMOS晶體管(未圖示)相同的制造工藝形成的。NMOS晶體管3 4是通過與邏輯電路9內(nèi)部的NMOS晶體管(未圖示) 相同的制造工藝形成的。另外，PMOS晶體管2是增強(qiáng)型PMOS晶體管，具有與邏輯電路9內(nèi)部的PMOS晶體管的閾值電壓相等的負(fù)值的閾值電壓(_Vtp2)。NMOS晶體管3是增強(qiáng)型NMOS晶體管，具有與邏輯電路9內(nèi)部的NMOS晶體管的閾值電壓相等的正值的閾值電壓Vtn3。NMOS晶體管4 是增強(qiáng)型NMOS晶體管，具有與邏輯電路9內(nèi)部的NMOS晶體管的閾值電壓相等的正值的閾值電壓Vtn4。接著說明內(nèi)部電源電壓生成電路的工作。PMOS晶體管2與NMOS晶體管3以二極管方式連接。即這些晶體管是導(dǎo)通的。電流源1的恒定電流Io經(jīng)由PMOS晶體管2和NMOS晶體管3流向接地端子?；诤愣娏鱅o 與PMOS晶體管2和NMOS晶體管3的導(dǎo)通電阻，在NMOS晶體管4的柵極生成基準(zhǔn)電壓VREF。 也就是說，由PMOS晶體管2和NMOS晶體管3構(gòu)成的電壓生成電路生成基準(zhǔn)電壓VREF。設(shè) PMOS晶體管2的過驅(qū)動(dòng)電壓為Vop2，設(shè)NMOS晶體管3的過驅(qū)動(dòng)電壓為Von3。于是，可通過下式(1)計(jì)算出基準(zhǔn)電壓VREF。VREF = (I Vtp2 | +Vm3) + (Vop2+Von3) · · . (1)NMOS晶體管4以源極跟隨器方式連接。因而，作為源極電壓的內(nèi)部電源電壓DVDD 是基于作為柵極電壓的基準(zhǔn)電壓VREF確定的。此時(shí)，針對(duì)NMOS晶體管4的驅(qū)動(dòng)能力，可根據(jù)邏輯電路9的規(guī)格來恰當(dāng)?shù)剡M(jìn)行電路設(shè)計(jì)。另外，內(nèi)部電源電壓DVDD是邏輯電路9能按照規(guī)格進(jìn)行工作的最低限度的邏輯電路9用的電源電壓，可根據(jù)邏輯電路9的規(guī)格恰當(dāng)?shù)剡M(jìn)行電路設(shè)計(jì)。可通過下式( 計(jì)算出內(nèi)部電源電壓DVDD。DVDD = VREF-Vtn4 = (|Vtp2|+Vtn3) + (Vop2+Von3)-Vtn4. . . (2)在這里，恒定電流Io可被認(rèn)為是流過導(dǎo)通的PMOS晶體管2和導(dǎo)通的匪OS晶體管 3的貫通電流IA。另外，有時(shí)邏輯電路9內(nèi)部的PMOS晶體管和NMOS晶體管雙方都會(huì)導(dǎo)通， 貫通電流IB流過這些晶體管。在這些貫通電流IA IB中，基于貫通電流IA與PMOS晶體管2和NMOS晶體管3 的導(dǎo)通電阻，生成式(1)的基準(zhǔn)電壓VREF?；谠摶鶞?zhǔn)電壓VREF，生成式O)的內(nèi)部電源電壓DVDD?；谠搩?nèi)部電源電壓DVDD與邏輯電路9內(nèi)部的導(dǎo)通的PMOS晶體管和導(dǎo)通的 NMOS晶體管的導(dǎo)通電阻，流起貫通電流IB。亦即，貫通電流IB取決于貫通電流IA即恒定電流Ιο。換言之，貫通電流IA所流過的PMOS晶體管2和NMOS晶體管3是通過與貫通電流 IB所流過的邏輯電路9內(nèi)部的PMOS晶體管和NMOS晶體管相同的制造工藝形成的。另外， 為了簡化說明，設(shè)貫通電流IA所流過的各MOS晶體管分別具有與貫通電流IB所流過的各 MOS晶體管相同的柵極長度和柵極寬度，此時(shí)分別具有相同的導(dǎo)通電阻R。于是根據(jù)式0)， 下面的式⑶和⑷成立。R · IA = R · Io = VREF. . . (3)根據(jù)式(3)和(4)，可通過下式(5)求出貫通電流IB。IB = IA-Vm4/R = Io_Vtn4/R. . . (5)S卩，根據(jù)式(5)可知，貫通電流IB取決于貫通電流IA即恒定電流Ιο。因此，通過對(duì)恒定電流Io進(jìn)行恰當(dāng)?shù)碾娐吩O(shè)計(jì)，能夠控制貫通電流IB。另外，根據(jù)該式(5)可知，貫通電流IB與電源電壓VDD無關(guān)。當(dāng)邏輯電路9的貫通電流流過而使內(nèi)部電源電壓DVDD變低時(shí)，NMOS晶體管4的柵極/源極間電壓變高。因而NMOS晶體管4的導(dǎo)通電阻變小，內(nèi)部電源電壓DVDD變高。艮口， NMOS晶體管4以使內(nèi)部電源電壓DVDD恒定的方式進(jìn)行工作。由此，基于電流源1的恒定電流，與電源電壓VDD無關(guān)地生成基準(zhǔn)電壓VREF，基于基準(zhǔn)電壓VREF，通過源極跟隨器與電源電壓VDD無關(guān)地生成內(nèi)部電源電壓DVDD?；趦?nèi)部電源電壓DVDD，流起邏輯電路9的貫通電流。因此如式(5)所示，邏輯電路9的貫通電流與電源電壓VDD無關(guān)。另外，內(nèi)部電源電壓DVDD是邏輯電路9能按照規(guī)格進(jìn)行工作的最低限度的邏輯電路9用的電源電壓。因而邏輯電路9的貫通電流小。另外，即使MOS晶體管的閾值電壓因制造工藝的偏差而產(chǎn)生偏差，但由于生成基準(zhǔn)電壓VREF的各MOS晶體管以及被提供內(nèi)部電源電壓DVDD的各MOS晶體管都是通過相同的制造工藝形成的，因此這些MOS晶體管的閾值電壓均產(chǎn)生大致相同的偏差。因而恒定電流Io和邏輯電路9的貫通電流這雙者也是產(chǎn)生大致相同的偏差。其中，如式( 所示，通過對(duì)恒定電流Io進(jìn)行恰當(dāng)?shù)碾娐吩O(shè)計(jì)，能夠與制造工藝的偏差無關(guān)地控制邏輯電路9的貫通電流。并且，如圖2所示，可以在內(nèi)部電源端子與接地端子之間增加電容6。這樣的話，通過電容6使得內(nèi)部電源端子的內(nèi)部電源電壓DVDD不易發(fā)生急劇變動(dòng)，因而得以穩(wěn)定。
另外，如圖3所示，還可以在NMOS晶體管4的源極與內(nèi)部電源端子之間增加電阻、 二極管等阻抗元件5。在此，NMOS晶體管4的閾值電壓Vtn4因制造工藝的偏差而產(chǎn)生偏差，例如閾值電壓Vtn4變低。此時(shí)，如果不存在阻抗元件5，則根據(jù)式⑵可知，內(nèi)部電源電壓DVDD會(huì)變高。然而如圖3所示當(dāng)存在阻抗元件5的情況下，流過NMOS晶體管4的電流增大，其增大量相應(yīng)于閾值電壓Vtn4變低的量，因此產(chǎn)生于阻抗元件5的電壓變高?；谠撾妷憾a(chǎn)生電壓降，內(nèi)部電源電壓DVDD不會(huì)變高。即，如果存在阻抗元件5，則即使閾值電壓Vtn4變低，內(nèi)部電源電壓DVDD也不會(huì)變高。另外，與上述情況同樣地，即使閾值電壓Vtn4變高，內(nèi)部電源電壓DVDD也不會(huì)變低。這樣的話，即使由于制造工藝的偏差而使得NMOS晶體管4的閾值電壓Vtn4產(chǎn)生偏差，內(nèi)部電源電壓DVDD也不易出現(xiàn)偏差。另外，NMOS晶體管4還可以通過與邏輯電路9內(nèi)部的NMOS晶體管不同的制造工藝 (溝道摻雜工序等)形成為增強(qiáng)型NMOS晶體管，具有比邏輯電路9內(nèi)部的NMOS晶體管的閾值電壓低的正值的閾值電壓。另外，NMOS晶體管4還可以通過與邏輯電路9內(nèi)部的NMOS 晶體管不同的制造工藝形成為耗盡型NMOS晶體管，具有負(fù)值的閾值電壓。這樣的話，基于式⑵可知，內(nèi)部電源電壓DVDD變高，因此邏輯電路9的貫通電流增大，其增大量相應(yīng)于內(nèi)部電源電壓DVDD的增大量，邏輯電路9的工作速度變快。另外，在圖1中，PMOS晶體管2和NMOS晶體管3是按該順序串聯(lián)連接于電流源1 與接地端子之間的，但是，雖然沒有圖示出來，也可以按相反順序串聯(lián)連接。
權(quán)利要求
1.一種內(nèi)部電源電壓生成電路，其生成內(nèi)部電源端子的內(nèi)部電源電壓，將所述內(nèi)部電源電壓提供給邏輯電路，其特征在于，該內(nèi)部電源電壓生成電路具有電壓生成電路，其具備以二極管方式連接的PMOS晶體管以及以二極管方式連接的第一 NMOS晶體管；電流源，其設(shè)置于電源端子與所述電壓生成電路之間；以及第二 NMOS晶體管，其以源極跟隨器的方式連接在所述電源端子與所述內(nèi)部電源端子之間，且其柵極連接到所述電流源與所述電壓生成電路之間的連接點(diǎn)而被輸入基準(zhǔn)電壓， 所述PMOS晶體管是通過與所述邏輯電路內(nèi)部的PMOS晶體管相同的制造工藝形成的， 所述第一 NMOS晶體管是通過與所述邏輯電路內(nèi)部的NMOS晶體管相同的制造工藝形成的。
2.根據(jù)權(quán)利要求1所述的內(nèi)部電源電壓生成電路，其特征在于，該內(nèi)部電源電壓生成電路還具有設(shè)置于所述第二 NMOS晶體管的源極與所述內(nèi)部電源端子之間的阻抗元件。
3.根據(jù)權(quán)利要求1或2所述的內(nèi)部電源電壓生成電路，其特征在于，所述第二NMOS晶體管是增強(qiáng)型NMOS晶體管，具有與所述邏輯電路內(nèi)部的NMOS晶體管的閾值電壓相等的正值的閾值電壓。
4.根據(jù)權(quán)利要求1或2所述的內(nèi)部電源電壓生成電路，其特征在于，所述第二NMOS晶體管是增強(qiáng)型NMOS晶體管，且具有比所述邏輯電路內(nèi)部的NMOS晶體管的閾值電壓低的正值的閾值電壓。
5.根據(jù)權(quán)利要求1或2所述的內(nèi)部電源電壓生成電路，其特征在于，所述第二NMOS晶體管是耗盡型NMOS晶體管，且具有負(fù)值的閾值電壓。
6.根據(jù)權(quán)利要求1所述的內(nèi)部電源電壓生成電路，其特征在于，該內(nèi)部電源電壓生成電路還具有設(shè)置于所述內(nèi)部電源端子與接地端子之間的電容。
全文摘要
本發(fā)明提供一種內(nèi)部電源電壓生成電路，其中，被提供內(nèi)部電源電壓的邏輯電路的貫通電流與電源電壓無關(guān)。作為解決手段，基準(zhǔn)電壓(VREF)是基于電流源(1)的恒定電流而與電源電壓(VDD)無關(guān)地生成的，內(nèi)部電源電壓(DVDD)是通過源極跟隨器，基于基準(zhǔn)電壓(VREF)而與電源電壓(VDD)無關(guān)地生成的?；趦?nèi)部電源電壓(DVDD)而流起邏輯電路(9)的貫通電流。因此，邏輯電路(9)的貫通電流與電源電壓(VDD)無關(guān)。另外，內(nèi)部電源電壓(DVDD)是邏輯電路(9)能夠按照規(guī)格進(jìn)行工作的最低限度的邏輯電路(9)用的電源電壓。因而邏輯電路(9)的貫通電流小。
文檔編號(hào)G05F3/08GK102207743SQ20111007455
公開日2011年10月5日 申請(qǐng)日期2011年3月25日 優(yōu)先權(quán)日2010年3月29日
發(fā)明者杉浦正一 申請(qǐng)人:精工電子有限公司