一種基于dsp和fpga的雙波束點跡數(shù)據(jù)處理裝置的制造方法
【技術(shù)領(lǐng)域】
[0001]本實用新型屬于一次雷達領(lǐng)域，特別涉及一種基于DSP和FPGA的雙波束點跡數(shù)據(jù)處理裝置。
【背景技術(shù)】
[0002]點跡數(shù)據(jù)處理是現(xiàn)代雷達信號處理和數(shù)據(jù)處理相融合的產(chǎn)物，現(xiàn)行雷達一部分沒有專用的點跡數(shù)據(jù)處理功能，另一部分直接將信號處理經(jīng)過脈壓、濾波后的回波數(shù)據(jù)參數(shù)送給終端顯示，目標(biāo)分裂嚴(yán)重、而且精度不高，同時其中包含大量氣象雜波、地物雜波、噪聲等引起的虛假目標(biāo)，影響目標(biāo)的觀察；即使有專用的點跡處理系統(tǒng)，較多運行于嵌入式計算機或PC平臺，設(shè)備成本較高、開發(fā)代價大、通用性要求差。
【實用新型內(nèi)容】
[0003]本實用新型為了克服上述現(xiàn)有技術(shù)的不足，提供了一種基于DSP和FPGA的雙波束點跡數(shù)據(jù)處理裝置，本裝置具有專用的點跡數(shù)據(jù)處理功能，而且結(jié)構(gòu)緊湊、通用性好、成本低廉。
[0004]為實現(xiàn)上述目的，本實用新型采用了以下技術(shù)措施:
[0005]—種基于DSP和FPGA的雙波束點跡數(shù)據(jù)處理裝置，包括信號處理模塊和控制時序模塊(20)，所述信號處理模塊分別通過第一板間鏈路口、第二板間鏈路口接收高、低波束回波信號的數(shù)據(jù)信息，所述信號處理模塊與控制時序模塊(20)之間雙向通信連接，所述信號處理模塊與存儲器模塊之間雙向通信連接，所述控制時序模塊(20)分別與存儲器模塊、外部端口模塊之間雙向通信連接，所述存儲器模塊與外部端口模塊之間雙向通信連接。
[0006]優(yōu)選的，所述信號處理模塊包括如下組成部分:
[0007]第一DSP芯片(11)，與所述第一板間鏈路口之間雙向通信連接，所述第一 DSP芯片
(11)與存儲器模塊之間通過一根數(shù)據(jù)總線雙向通信連接，所述第一DSP芯片(11)分別與第二DSP芯片(12)、第三DSP芯片(13)、第四DSP芯片(14)之間雙向通信連接；
[0008]第二DSP芯片(12)，與第二板間鏈路口之間雙向通信連接，所述第二DSP芯片(12)與存儲器模塊之間通過一根數(shù)據(jù)總線雙向通信連接，所述第二 DSP芯片(12)分別與第三DSP芯片(13)、第四DSP芯片(14)之間雙向通信連接；
[0009]第三DSP芯片(13)，與存儲器模塊之間通過一根數(shù)據(jù)總線雙向通信連接，所述第三DSP芯片(13)分別與第四DSP芯片(14)、控制時序模塊(20)之間雙向通信連接；
[0010]第四DSP芯片(14)，與存儲器模塊之間通過一根數(shù)據(jù)總線雙向通信連接，所述第四DSP芯片(14)與控制時序模塊(20)之間雙向通信連接。
[0011 ]優(yōu)選的，所述存儲器模塊包括如下組成部分:
(0012)第一雙口RAM(31)，分別與第一 DSP芯片(11)、第二 DSP芯片(12)、第三DSP芯片
(13)、第四DSP芯片(14)之間通過一根數(shù)據(jù)總線雙向通信連接，所述第一雙口RAM(31)還分別與外部端口模塊、控制時序模塊(20)之間雙向通信連接；
[0013] 第二雙口 RAM(32)，分別與第一 DSP芯片(11)、第二 DSP芯片(12)、第三DSP芯片
[13]、第四DSP芯片(14)之間通過一根數(shù)據(jù)總線雙向通信連接，所述第二雙口RAM(32)還分別與外部端口模塊、控制時序模塊(20)之間雙向通信連接；
[0014]FLASH存儲器(33)，分別與第一 DSP芯片(11)、第二 DSP芯片(12)、第三DSP芯片
(13)、第四DSP芯片(14)之間通過一根數(shù)據(jù)總線雙向通信連接；
[0015]SDRAM存儲器(34)，分別與第一 DSP芯片(11)、第二 DSP芯片(12)、第三DSP芯片
(13)、第四DSP芯片(14)之間通過一根數(shù)據(jù)總線雙向通信連接。
[0016]進一步的，所述外部端口模塊包括第一外部端口(35)和第二外部端口(36)，所述第一外部端口(35)的兩個信號端口分別與第一雙口RAM(31)、第二雙口RAM(32)之間雙向通信連接，第一外部端口( 35)的兩個信號端口均與控制時序模塊(20)之間雙向通信連接；所述第二外部端口(36)的兩個信號端口均與控制時序模塊(20)之間雙向通信連接。
[0017]進一步的，所述第一DSP芯片(11)、第二DSP芯片(12)、第三DSP芯片(13)、第四DSP芯片(14)型號均為美國Analog Devices公司生產(chǎn)的TSl系列芯片。
[0018]進一步的，所述控制時序模塊(20)為FPGA。
[0019]本實用新型的有益效果在于:
[0020]I)、本實用新型包括信號處理模塊和控制時序模塊，所述信號處理模塊分別通過第一板間鏈路口和第二板間鏈路口接收高、低波束回波信號的數(shù)據(jù)信息，所述信號處理模塊與控制時序模塊之間雙向通信連接，所述信號處理模塊與存儲器模塊之間通過一根數(shù)據(jù)總線雙向通信連接，所述控制時序模塊分別與存儲器模塊、外部端口模塊之間雙向通信連接，所述存儲器模塊與外部端口模塊之間雙向通信連接，因此本裝置具有結(jié)構(gòu)緊湊、穩(wěn)定性高、成本低廉的特點。
[0021]值得特別指出的是:本實用新型只保護由上述物理部件以及連接各個物理部件之間的線路所構(gòu)成的裝置或者物理平臺，而不涉及其中的軟件部分。
[0022]2)、所述第一 DSP芯片、第二 DSP芯片、第三DSP芯片、第四DSP芯片均為美國AnalogDevices公司生產(chǎn)的TSl系列芯片，此系列芯片具有處理數(shù)據(jù)速度快、高性能、并行處理的特點，而且成本低廉、性能穩(wěn)定，有效的提高了點跡處理的效率。
[0023]3)、所述控制時序模塊為FPGA，可以根據(jù)系統(tǒng)的時序要求，產(chǎn)生適合于TSl系列芯片運行的時序電路，而且運行速度快，性能穩(wěn)定可靠。
【附圖說明】
[0024]圖1為本實用新型的原理圖；
[0025]圖2為本實用新型的點跡凝聚軟件流程框圖；
[0026]圖3為本實用新型的點跡融合軟件流程框圖；
[0027]圖4為普通雷達的波束掃描所得的點數(shù)據(jù)信息圖；
[0028]圖5為點跡凝聚處理后探測目標(biāo)的準(zhǔn)確位置圖。
[0029]圖中的附圖標(biāo)記含義如下:
[0030]11一第一DSP芯片 12—第二DSP芯片 13—第三DSP芯片
[0031]14 一第四DSP芯片 20—控制時序模塊 31—第一雙口 RAM
[0032]32—第二雙口 RAM 33—FLASH 存儲器 34—SDRAM 存儲器
[0033]35 一第一外部端口 36 一第二外部端口
【具體實施方式】
[0034]下面將結(jié)合本實用新型實施例中的附圖，對本實用新型實施例中的技術(shù)方案進行清楚、完整地描述，顯然，所描述的實施例僅僅是本實用新型一部分實施例，而不是全部的實施例?；诒緦嵱眯滦椭械膶嵤├?，本領(lǐng)域普通技術(shù)人員在沒有做出創(chuàng)造性勞動前提下所獲得的所有其他實施例，都屬于本實用新型保護的范圍。
[0035]本實用新型包括發(fā)射波形產(chǎn)生模塊、雙通道數(shù)字接收機模塊以及雙通道信號處理器模塊，所述發(fā)射波形產(chǎn)生模塊的信號輸出端連接雙通道數(shù)字接收機模塊的信號輸入端，所述雙通道數(shù)字接收機模塊的信號輸出端連接雙通道信號處理器模塊的信號輸入端。
[0036]所述雙通道數(shù)字接收機模塊包括兩個獨立的接收通道，分別為第一接收通道和第二接收通道，所述第一接收通道和第二接收通道的信號輸入端均連接發(fā)射波形產(chǎn)生模塊的信號輸出端，信號輸出端均連接雙通道信號處理器模塊的信號輸入端。
[0037]如圖1所示，所述雙通道信號處理器模塊包括時鐘產(chǎn)生單元10、信號處理單元20、信號頻率分集合成單元30、存儲器單元以及外設(shè)接口，第一FPGA芯片21、第二FPGA芯片22組成信號處理單元20，第一 SRAM31、第二 SRAM32、第三SRAM33、第四SRAM34、SDRAM存儲器35、FLASH存儲器36組成存儲器單元；
[0038]所述第一FPGA芯片21，所述第一FPGA芯片21用于接收第一接收波形信號，所述第一FPGA芯片21的信號輸入端分別連接時鐘產(chǎn)生單元10、信號頻率分集合成單元30的信號輸出端，所述第一 FPGA芯片21與存儲器單元之間雙向通信連接，所述第一 FPGA芯片21還與信號頻率分集合成單元30之間通過地址數(shù)據(jù)總線雙向通信連接，其信號輸出端連接外設(shè)接口的信號輸入端；
[0039]如圖1所示，本實用新型包括信號處理模塊和控制時序模塊20，所述信號處理模塊分別通過第一板間鏈路口和第二板間鏈路口接收高、低波束回波信號的數(shù)據(jù)信息，所述信號處理模塊與控制時序模塊20之間雙向通信連接，所述信號處理模塊與存儲器模塊之間通過一根數(shù)據(jù)總線雙向通信連接，所述控制時序模塊20分別與存儲器模塊、外部端口模塊之間雙向通信連接，所述存儲器模塊與外部端口模塊之間雙向通信連接。
[0040]如圖1所示，所述信號處理模塊包括第一DSP芯片11、第二DSP芯片12、第三DSP芯片13、第四DSP芯片14;所述第一 DSP芯片11分別與第二 DSP芯片12、第三DSP芯片13、第四DSP芯片14、第一板間鏈路口之間雙向通信連接，還與存儲器模塊之間通過一根數(shù)據(jù)總線雙向通信連接，所述第二 DSP芯片12分別與第三DSP芯片13、第四DSP芯片14、第二板間鏈路口之間雙向通信連接，還與存儲器模塊之間通過一根數(shù)據(jù)總線雙向通信連接，所述第三DSP芯片13分別與第四DSP芯片14、控制時序模塊20之間雙向通信連接，還與存儲器模塊之間通過一根數(shù)據(jù)總線雙向通信連接，第四DSP芯片14與控制時序模塊20之間雙向通信連接，還與存儲器模塊之間通過一根數(shù)據(jù)總線雙向通信連接。
[0041 ] 如圖1所示，所