用于識別集成電路的供電電壓誤差的方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種用于識別集成電路的供電電壓誤差的方法以及用于執(zhí)行該方法的計(jì)算單元。
【背景技術(shù)】
[0002]由于機(jī)動車中的計(jì)算要求總是繼續(xù)提高，所以專門的功能增多地轉(zhuǎn)移到硬件或集成電路、諸如專門的FPGA片上系統(tǒng)(SoC)中，以便這樣實(shí)現(xiàn)非常高的計(jì)算能力。這些系統(tǒng)中的許多也承擔(dān)安全關(guān)鍵功能，使得為了實(shí)現(xiàn)安全目的、例如ASIL-B，必須實(shí)現(xiàn)相應(yīng)的測試覆蓋。常見的測試根據(jù)現(xiàn)有技術(shù)限于軟件。所述測試包含ECC、CRC或奇偶性。
[0003]然而也非常重要且關(guān)鍵的是供電電壓。這樣，當(dāng)前的FPGA必須部分地被供給同時(shí)具有小公差(例如3%)的低電壓(例如IV)。在公差之外的供電電壓的(例如由紋波、負(fù)載擾動以及諸如此類引起的)波動可能導(dǎo)致集成電路的未定義的狀態(tài)并且因此必須被防止或至少被識別，以便能夠相應(yīng)地作出反應(yīng)。
[0004]可以利用比較器來監(jiān)控供電電壓。但是，對于所提及的集成電路、如FPGA而言，這種形式的監(jiān)控是不合適的，因?yàn)檫m當(dāng)?shù)谋容^器窗口將進(jìn)一步縮窄可供使用的電壓范圍。此夕卜，對于比較器而言必要的電阻分壓器并不以足夠的精確度并且所需的長期穩(wěn)定性而可供使用。在汽車領(lǐng)域中，出發(fā)點(diǎn)是，電阻在其運(yùn)行持續(xù)時(shí)間結(jié)束時(shí)可能與其標(biāo)稱值的偏差大于10%，即使該電阻被規(guī)劃有例如僅0.1%的初始公差。此外，比較器在其探測速度(帶寬)方面是受限的、昂貴的并易受誤差影響的。電壓的平均值可以利用簡單的裝置、例如簡單的模數(shù)轉(zhuǎn)換器ADU來分析，而對短暫的偏差(短時(shí)脈沖波干擾、尖峰)的識別明顯要求更高。

【發(fā)明內(nèi)容】

[0005]因此值得期望的是，擁有一種方法，其尤其識別供電電壓的短暫的波動并且避免前面所描述的缺點(diǎn)。
[0006]根據(jù)本發(fā)明，提出具有獨(dú)立權(quán)利要求的特征的用于識別集成電路的供電電壓誤差的方法以及用于執(zhí)行該方法的計(jì)算單元和計(jì)算機(jī)程序。有利的擴(kuò)展方案是從屬權(quán)利要求以及隨后的描述的主題。
[0007]本發(fā)明介紹一種簡單但盡管如此可靠的也識別短暫的供電電壓波動的可能性。這特別是對于在機(jī)動車中的使用而言、例如在集成電路是機(jī)動車的控制設(shè)備的部分時(shí)是有利的。因此，可以提高安全性。尤其是，在識別出供電電壓誤差的情況下可以通過將集成電路復(fù)位又建立所定義的狀態(tài)。
[0008]已知的是，邏輯門的所謂的門運(yùn)行時(shí)間尤其依賴于邏輯門的供電電壓。將邏輯門固有的結(jié)構(gòu)造成的門運(yùn)行時(shí)間、即直至門在其輸出端上對其輸入端上的變化作出反應(yīng)的時(shí)間稱作門運(yùn)行時(shí)間。通過監(jiān)控邏輯電路的門運(yùn)行時(shí)間或表征邏輯電路的門運(yùn)行時(shí)間的值因此可以監(jiān)控邏輯電路的供電電壓。如果在此確定供電電壓具有不允許的值，則通過將集成電路復(fù)位來對此作出反應(yīng)，以便集成電路又占據(jù)所定義的狀態(tài)。優(yōu)選地，邏輯電路是集成電路的部分。
[0009]利用本發(fā)明可能的是，對集成電路、諸如微控制器、ASIC或FPGA的供電電壓就與標(biāo)稱值的偏差予以監(jiān)控。優(yōu)選地，為此預(yù)先給定一個(gè)或多個(gè)閾值，所述閾值形成供電電壓的允許的范圍的邊界并且因此圍繞標(biāo)稱值形成門運(yùn)行時(shí)間的邊界。如果運(yùn)行時(shí)間位于允許的范圍之外，則與此相應(yīng)地供電電壓也位于圍繞標(biāo)稱值的允許的公差之外。合適的閾值(即下閾值和/或上閾值)合乎目的地依賴于電路來預(yù)先給定并且尤其可以以測試方式來確定。當(dāng)涉及絕對閾值時(shí)，所述閾值尤其根據(jù)標(biāo)稱值來預(yù)先給定。
[0010]此外已知的是，門運(yùn)行時(shí)間依賴于溫度。為了顧及到該特性，合乎目的地也依賴于溫度預(yù)先給定所述一個(gè)或多個(gè)閾值。為此，例如可以使用依賴于溫度的特征曲線族，在運(yùn)行時(shí)間從所述特征曲線族可以讀出依賴于溫度的閾值。
[0011]用于監(jiān)控門運(yùn)行時(shí)間的有利的邏輯電路具有多個(gè)串聯(lián)連接的邏輯門。邏輯門的數(shù)目于是可以被選擇為使得在公差之外的電壓波動導(dǎo)致能可靠區(qū)分的門運(yùn)行時(shí)間。特別簡單且可靠的實(shí)施方式包括作為邏輯門的非門。非門特別好地適合，因?yàn)槠鋬H具有一個(gè)輸入端和一個(gè)輸出端并且因此可以簡單地建立布線。為了實(shí)現(xiàn)高的門運(yùn)行時(shí)間，CMOS門是優(yōu)選的。然而，應(yīng)強(qiáng)調(diào)的是，所有類型的邏輯門基本上都適合于本發(fā)明。
[0012]用于監(jiān)控門運(yùn)行時(shí)間的優(yōu)選的可能性是監(jiān)控在串聯(lián)連接的邏輯門的輸出端上產(chǎn)生的信號模式。如果該信號模式以一采樣率定期地被采樣或檢測，則該信號模式的改變表明供電電壓的改變。例如在一列非門中，在采樣率恒定的情況下在輸出端上作為信號模式產(chǎn)生依賴于門運(yùn)行時(shí)間的確定長度的“O”和“I”的交替序列。為了簡化采樣，在多個(gè)串聯(lián)連接的邏輯門的輸出端上產(chǎn)生的信號模式可以被存儲在多個(gè)觸發(fā)器中。
[0013]該類型的特別優(yōu)選的邏輯電路在公開文獻(xiàn)“Dynamic Voltage Scaling forCommercial FPGAs，，(Chow, C.T.等人，F(xiàn)ield-Programmable Technology, 2005.Proceedings.2005 IEEE Internat1nal Conference on，第 173-180 頁)中予以描述。該電路被稱作“Logic Delay Measurement Circuit (邏輯延遲測量電路)”(LDMC)和被使用，以便能夠利用盡可能強(qiáng)地減小的供電電壓來運(yùn)行FPGA。在該文獻(xiàn)中，供電電壓用作調(diào)節(jié)量并且不被監(jiān)控。對關(guān)鍵的供電電壓值的反應(yīng)甚至已經(jīng)不是主題。
[0014]用于實(shí)現(xiàn)本發(fā)明的簡單可能性是，測量信號的第一類型(即要么下降要么上升)的信號邊沿的運(yùn)行時(shí)間通過邏輯電路作為門運(yùn)行時(shí)間來監(jiān)控并且同時(shí)對產(chǎn)生的信號模式的采樣通過測量信號的第二類型(即與此相應(yīng)地上升或下降)的信號邊沿來觸發(fā)。
[0015]監(jiān)控的簡單且可靠的形式是將在多個(gè)串聯(lián)連接的邏輯門的輸出端上在第一時(shí)刻產(chǎn)生的信號模式與在多個(gè)串聯(lián)連接的邏輯門的輸出端上在不同的第二時(shí)刻產(chǎn)生的信號模式進(jìn)行比較。合乎目的地，這兩個(gè)時(shí)刻分離采樣行為。簡單的比較可以通過使用XOR門來進(jìn)行，其中這兩個(gè)信號模式的模式位置被進(jìn)行XOR邏輯運(yùn)算。如果模式相同，則在所有位置上產(chǎn)生“O”。
[0016]根據(jù)本發(fā)明的計(jì)算單元、例如機(jī)動車的控制設(shè)備尤其以程序技術(shù)被設(shè)立用于執(zhí)行根據(jù)本發(fā)明的方法。
[0017]該方法以軟件形式的實(shí)現(xiàn)也是有利的，因?yàn)檫@尤其在實(shí)施的控制器設(shè)備還被用于其他任務(wù)并且因此總歸存在時(shí)引起特別低的成本。用于提供計(jì)算機(jī)程序的合適的數(shù)據(jù)載體尤其是閃存和EEPR0M。
[0018]本發(fā)明的其他優(yōu)點(diǎn)和擴(kuò)展方案從說明書和所附的附圖中得到。
[0019]應(yīng)理解的是:上面所提及的和隨后還要闡述的特征不僅能夠以分別所說明的組合而且也能夠以其他組合或單獨(dú)地被使用，而不離開本發(fā)明的范圍。
【附圖說明】
[0020]借助實(shí)施例在附圖中示意性地示出了本發(fā)明并且在下文中參照附圖詳細(xì)地描述本發(fā)明。
[0021]圖1a示出第一優(yōu)選邏輯電路，其門運(yùn)行時(shí)間可以被監(jiān)控以便監(jiān)控供電電壓。
[0022]圖1b示出第二優(yōu)選邏輯電路，其門運(yùn)行時(shí)間可以被監(jiān)控以便監(jiān)控供電電壓。
[0023]圖2以流程圖示出根據(jù)本發(fā)明的方法的優(yōu)選的實(shí)施方式。
【具體實(shí)施方式】
[0024]在圖1a和圖1b中示意性地示出了兩個(gè)優(yōu)選邏輯電路100a、100b。相同的元件在此配備有相同的附圖標(biāo)記。
[0025]在下文中現(xiàn)在首先更詳細(xì)地描述邏輯電路100a，其中接著探討與邏輯電路10b的區(qū)別。
[0026]邏輯電路10a具有多個(gè)在這里被構(gòu)造為非門101的邏輯門，所述邏輯門串聯(lián)連接?？煽吹降氖牵谇暗姆情T101的輸出端分別與隨后的非門101的輸入端連接。非門101的數(shù)目在這里為128，然而該數(shù)目可以關(guān)于應(yīng)用而被選擇。
[0027]為了監(jiān)控門運(yùn)行時(shí)間，測量信號CLK被施加到第一非門的輸入端上并且在非門101的輸出端上產(chǎn)生的信號模式被采樣。測量信號CLK優(yōu)選地被構(gòu)造為具有兩個(gè)信號電平“I”和“O”的矩形信號。為了簡化采樣，非門101的每個(gè)輸出端與觸發(fā)器102的數(shù)據(jù)輸入端D連接。同時(shí)，觸發(fā)器102的時(shí)鐘輸入端〈分別與測量信號CLK連接。以這種方式在每個(gè)采樣過程中存儲在觸發(fā)器102的輸入端上施加的信號并且在觸發(fā)器102的輸出端上輸出。采樣過程的時(shí)刻依賴于所使用的觸發(fā)器的類型。
[0028]觸發(fā)器102在這里優(yōu)選地被構(gòu)造為D觸發(fā)器。D觸發(fā)器具有數(shù)據(jù)輸入端(D)、數(shù)據(jù)輸出端(Q)和時(shí)鐘輸入端(時(shí)鐘的C，經(jīng)常示出為“>”)。在這里涉及單邊沿控制的D觸發(fā)器，其隨著上升的時(shí)鐘邊沿存儲輸入端D的邏輯狀態(tài)并且輸出到Q上。在該實(shí)施方式中，通過以下方式監(jiān)控門運(yùn)行時(shí)間:確定在測量信