一種用于船舶導航雷達的數(shù)字信號處理機及處理方法
【技術領域】
[0001] 本發(fā)明涉及雷達信號處理領域，具體涉及一種用于船舶導航雷達的數(shù)字信號處理 機及處理方法。
【背景技術】
[0002] 雷達信號處理機是雷達系統(tǒng)的重要組成部分，主要完成對雷達接收機輸出的視頻 信號進行采樣、處理和傳輸?shù)墓δ?。早期的雷達使用模擬電路對信號進行處理，不僅結構復 雜，而且電路本身也極易收到干擾。隨著數(shù)字技術的發(fā)展，雷達信號處理轉由數(shù)字電路實 現(xiàn)。由于雷達的使用環(huán)境和用途不盡相同，雷達信號處理機的結構和所要完成的功能也隨 之不同。船舶導航雷達作為雷達在航海技術中的一種應用，能夠給航行中的船只提供導航、 避撞等功能，但目前國內使用的船舶導航雷達多為國外產(chǎn)品，由于國外長期封鎖相關技術 導致國產(chǎn)產(chǎn)品發(fā)展緩慢，因此研宄應用于船舶導航雷達的專用數(shù)字信號處理機對推進國產(chǎn) 船舶導航雷達發(fā)展具有非常重要的意義。
[0003] 傳統(tǒng)的雷達數(shù)字信號處理機采用DSP實現(xiàn)，這種技術比較成熟，如文獻"基于 ADSP_TS101芯片的雷達信號處理機設計"中采用3片DSP芯片作為雷達信號處理機的核 心，完成數(shù)字脈壓、動目標檢測等信號處理功能以及控制整個雷達系統(tǒng)的運行。但DSP指令 更適合實現(xiàn)算法而不是邏輯控制，其外部接口的通用性較差，對雷達系統(tǒng)的控制顯得不夠 靈活。大連海事大學李波設計了一種基于FPGA的船舶雷達數(shù)字信號處理機，其所有功能由 FPGA實現(xiàn)，雖然FPGA擁有DSP無法比擬的邏輯控制能力，但是FPGA在算法實現(xiàn)上的復雜度 比一般處理器要高，而且實現(xiàn)復雜算法時對片內資源的要求也高，需要中高端的FPGA芯片 才能夠實現(xiàn)，這樣就使得開發(fā)周期長，成本高，不利于實現(xiàn)工程化。
[0004] 此外，現(xiàn)有的船舶導航雷達數(shù)字信號處理機被設計在雷達的下單元（包括信號處 理機及顯示終端），接收來自雷達上單元（包括雷達發(fā)射機、接收機、天線）輸出的視頻信號 進行處理，由于船舶雷達特殊的使用環(huán)境，雷達上單元與下單元往往相距在十米以上，這種 設計方法就需要對模擬信號進行傳輸，不可避免的造成信號衰減以及受到各種干擾影響。

【發(fā)明內容】

[0005] 本發(fā)明的技術目的在于克服上述問題，提供一種用于船舶導航雷達的數(shù)字信號處 理機及處理方法，實現(xiàn)對船舶導航雷達的系統(tǒng)控制和信號處理的功能，并針對現(xiàn)有的船舶 導航雷達信號處理方法進行改進，以達到更好的效果，同時實現(xiàn)數(shù)字信號處理機與雷達上 單元相結合，克服傳統(tǒng)的船舶導航雷達視頻信號從上單元至下單元傳輸過程中造成的信號 發(fā)減及干擾問題。
[0006] 為了實現(xiàn)上述目的，本發(fā)明所采用的技術方案為：一種用于船舶導航雷達的數(shù)字 信號處理機，其特征在于，包括A/D采樣器、同步動態(tài)隨機存儲器SDRAM1、靜態(tài)隨機存儲器 SRAM、非易失性存儲器FLASH、以太網(wǎng)接口、可編程邏輯器件FPGA、數(shù)字信號處理器DSP、以 太網(wǎng)控制器、擴展接口和同步動態(tài)隨機存儲器SDRAM2;A/D采樣器的數(shù)字信號輸出端和采 樣時鐘輸入端分別與可編程邏輯器件FPGA的數(shù)據(jù)端及時鐘輸出端相連，同步動態(tài)隨機存 儲器SDRAM1的數(shù)據(jù)端和地址端分別與可編程邏輯器件FPGA的數(shù)據(jù)端和地址端相連；靜態(tài) 隨機存儲器SRAM的數(shù)據(jù)端和地址端分別與可編程邏輯器件FPGA的數(shù)據(jù)端和地址端相連， 以太網(wǎng)控制器的數(shù)據(jù)端和控制端分別與可編程邏輯器件FPGA的數(shù)據(jù)端和控制端相連；以 太網(wǎng)接口與以太網(wǎng)控制器的輸出端相連，擴展接口與可編程邏輯器件FPGA的GP10接口相 連；非易失性存儲器FLASH的數(shù)據(jù)端和地址端分別與數(shù)字信號處理器DSP的數(shù)據(jù)端和地址 端相連，同步動態(tài)隨機存儲器SDRAM2的數(shù)據(jù)端和地址端分別與數(shù)字信號處理器DSP的數(shù)據(jù) 端和地址端相連；可編程邏輯器件FPGA與數(shù)字信號處理器DSP通過DSP的EMIF總線接口 相連。
[0007] 所述的A/D采樣器對船舶導航雷達接收機輸出的雷達回波視頻信號采樣轉換為 數(shù)字信號；所述的數(shù)字信號處理機緊靠船舶導航雷達接收機，采用以太網(wǎng)傳輸方式將數(shù)據(jù) 傳輸至雷達下單元的顯示終端。
[0008] 所述的以太網(wǎng)控制器用于以太網(wǎng)通信的驅動，包括數(shù)據(jù)的打包和解壓；所述的以 太網(wǎng)接口用作數(shù)字信號處理機與顯示終端的通信接口。
[0009] 所述的可編程邏輯器件FPGA用于對船舶雷達系統(tǒng)的邏輯和時序控制、信號采 集、傳輸以及信號預處理；數(shù)字信號處理器DSP通過其自帶的EMIF接口與存儲器SDRAM2、 FLASH以及FPGA相連（用于雷達信號的處理，所述的雷達信號為經(jīng)過FPGA預處理后輸出的 信號）。
[0010] 所述的同步動態(tài)隨機存儲器SDRAM1用于存儲處理好的雷達回波數(shù)據(jù)存儲；所述 的靜態(tài)隨機存儲器SRAM用于存儲A/D采樣器輸出的數(shù)據(jù)，并與FPGA內部的FIFO模塊實現(xiàn) 數(shù)據(jù)傳輸時的乒乓操作；所述的同步動態(tài)隨機存儲器SDRAM2用于存儲待處理的雷達回波 數(shù)據(jù)；所述的非易失性存儲器FLASH用于存儲DSP運行的用戶程序代碼。
[0011] 所述的A/D采樣器由SMA射頻接頭、射頻傳輸變壓器、AD芯片構成；視頻信號經(jīng)過 SMA射頻接頭進入射頻傳輸變壓器的輸入端，經(jīng)過變壓器轉換后輸出差分信號，AD芯片的 時鐘信號由可編程邏輯器件FPGA內部的時鐘模塊提供，在FPGA的時鐘輸出端與AD芯片的 時鐘輸入端之間加入射頻變壓器（將時鐘信號轉化為差分信號）；AD芯片的數(shù)據(jù)端與FPGA 相連。
[0012] 一種用于船舶導航雷達的數(shù)字信號處理方法，其特征在于，包括如下步驟：
[0013] (1)首先對目標方位角度進行計算，然后進行自動噪聲門限處理；
[0014] (2)判斷是否需要進行同頻干擾抑制處理，如需要則進行同頻干擾抑制步驟，否則 進入步驟（3);
[0015] (3)判斷是否需要海雜波抑制處理，如需要則進行海雜波抑制步驟，否則結束。
[0016] 前述的一種用于船舶導航雷達的數(shù)字信號處理方法，還包括如下步驟：
[0017] (4)判斷是否需要雨雪雜波抑制處理，如需要則進行雨雪雜波抑制處理，否則進入 步驟（5);
[0018] (5)判斷是否需要尾跡顯示，如需要則進行尾跡顯示，否則結束。其中步驟⑷和 步驟（5)為現(xiàn)有技術，本發(fā)明不作詳細描述。
[0019] 步驟（1)的對目標方位角度計算的具體過程如下：通過擴展接口連接船首檢測傳 感器輸出端，每當天線轉動至船首位置時，傳感器反饋一個信號輸入至可編程邏輯器FPGA， 代表一圈掃描開始；設定天線掃描速度為Ts。，發(fā)射信號的脈沖周期為Tt，那么每一個目標2ttT 所處的方位角度其中n代表目標所位于的從船首方向開始計數(shù)的第n個脈 ， 沖；
[0020] 步驟（1)的自動噪聲門限處理的具體過程如下：可編程邏輯器FPGA設置噪聲統(tǒng)計 模塊，在每次調節(jié)雷達接收機增益后，根據(jù)雷達在不發(fā)射信號的情況下產(chǎn)生的接收信號得 到噪聲平均值，以此作為新的噪聲門限。
[0021] 步驟⑵的具體過程如下：由FPGA調用IP核生成3個RAM模塊，將相鄰3個脈 沖周期Tt內的回波數(shù)據(jù)依次存入3個RAM模塊，同時抑制級別模塊根據(jù)設定的抑制等級 INT1或INT2產(chǎn)生相應的闕值Q，其中抑制等級在程序中預先設定，可通過雷達顯示控制終 端進行調節(jié)，然后同頻干擾信號檢測模塊讀取RAM中的數(shù)據(jù)和閾值組成回波信號矩陣，記 第一個脈沖周期內的回波數(shù)據(jù)為xn(n= 0, 1-n)，第二個脈沖周期內的回波數(shù)據(jù)為yn(n= 0,