用于測(cè)試裝置的接口電路的制作方法
【專利說明】用于測(cè)試裝置的接口電路
【背景技術(shù)】
[0001] 集成電路（1C)的設(shè)計(jì)和開發(fā)是復(fù)雜、耗時(shí)、和昂貴的過程。為了輔助這些活動(dòng)，設(shè) 計(jì)團(tuán)隊(duì)經(jīng)常使用現(xiàn)場可編程門陣列（FPGA)，F(xiàn)PGA為可以為用于1C設(shè)計(jì)的測(cè)試和原型設(shè)計(jì) 方面的目的的可編程1C。許多FPGA提供各種可配置接口，例如可以用于避免昂貴和耗時(shí)的 過程而執(zhí)行專用集成電路（ASIC)設(shè)計(jì)和制造的高速輸入/輸出（10)模塊。FPGA的靈活 性和多功能性提供了在協(xié)議和電屬性方面都符合成本效益標(biāo)準(zhǔn)的測(cè)試裝置。然而，大多數(shù) FPGA的可配置高速串行10模塊（如果不是所有的）都基于電流模式邏輯（CML)收發(fā)器并 且因此與諸如電壓模式邏輯這樣的其它電信令模式不兼容。
[0002] 1C開發(fā)的一個(gè)領(lǐng)域關(guān)于設(shè)計(jì)包含有基于移動(dòng)行業(yè)處理器接口（MIPI)聯(lián)盟MIPI M-PHY規(guī)范版本1. 00. 00-2011年2月8日（MIPI董事會(huì)于2011年4月28日批準(zhǔn)）（在下 文中稱為MIPI M-PHY規(guī)范）的物理層的IC，MIPI M-PHY規(guī)范正在被廣泛采用為用于移動(dòng) 設(shè)備內(nèi)的串行接口的高速低功率10標(biāo)準(zhǔn)。該物理層（在本文中稱為M-PHY)被開發(fā)為獨(dú)立 物理層，并且旨在結(jié)合各個(gè)更高層協(xié)議而使用。
【附圖說明】
[0003] 圖1為根據(jù)本發(fā)明的實(shí)施例的系統(tǒng)的高層視圖的框圖。
[0004] 圖2為根據(jù)本發(fā)明的實(shí)施例的測(cè)試裝置的示意圖。
[0005] 圖3為根據(jù)本發(fā)明的實(shí)施例的檢測(cè)機(jī)制的示意圖。
[0006] 圖4為根據(jù)本發(fā)明的實(shí)施例的用于使電流模式信號(hào)適應(yīng)于由基于電壓模式的接 收器接收的方法流程圖。
[0007] 圖5為根據(jù)本發(fā)明的實(shí)施例的用于使電壓模式信號(hào)適應(yīng)于由基于電流模式的接 收器接收的方法流程圖。
[0008] 圖6為根據(jù)本發(fā)明的實(shí)施例的片上系統(tǒng)（SoC)的框圖。
[0009] 圖7為根據(jù)本發(fā)明的實(shí)施例的系統(tǒng)的框圖。
【具體實(shí)施方式】
[0010] 在各個(gè)實(shí)施例中，可以提供接口邏輯以使得FPGA或根據(jù)CML電信令模式進(jìn)行通信 的其它電路能夠適應(yīng)于根據(jù)不同電信令模式（例如，電壓模式邏輯）進(jìn)行通信的其它電路。 在特定實(shí)施例中，這種接口邏輯可以使得FPGA的CML接口能夠與諸如根據(jù)MIPI M-PHY規(guī) 范的被測(cè)設(shè)備（DUT)的電壓模式收發(fā)器這樣的電壓模式接口兼容。一般來說，可以使用不 同信號(hào)來實(shí)現(xiàn)CML信令和電壓模式信令兩者；然而，不同模式可以在不同共模電平上運(yùn)行， 盡管他們可提供具有相同擺動(dòng)（swing)的信號(hào)。在實(shí)施例中，可以使用各種現(xiàn)成的組件和 射頻（RF)模塊來實(shí)現(xiàn)該接口邏輯。
[0011] 通過這種方式，例如使用現(xiàn)成的組件和RF模塊，可以使得FPGA的CML接口與電壓 模式收發(fā)器兼容。可以通過使得一個(gè)或多個(gè)CML收發(fā)器模塊能夠仿真M-PHY接口的電屬性， 并且使得在FPGA中實(shí)現(xiàn)的協(xié)議引擎（例如，1C原型設(shè)計(jì)的引擎）能夠與具有電壓模式信 令的現(xiàn)實(shí)世界中的設(shè)備（例如，基于M-PHY的設(shè)計(jì)）進(jìn)行通信而實(shí)現(xiàn)該兼容性。
[0012] 通過利用FPGA的可配置高速10模塊，可以出現(xiàn)基于MIPI M-PHY的10協(xié)議的成 本高效和快速的開發(fā)，而同時(shí)避免用于ASIC設(shè)計(jì)和制造的昂貴和耗時(shí)的過程。并且FPGA 的靈活性和多功能性提供了在協(xié)議和電屬性方面都符合成本效益標(biāo)準(zhǔn)的測(cè)試裝置。
[0013] 盡管本發(fā)明的范圍并不限于該方面，但是實(shí)施例可以用于對(duì)各種設(shè)備（例如，夕卜 圍設(shè)備）的1C開發(fā)，例如，根據(jù)UniPro規(guī)范（2011年4月28日發(fā)布的1.40. 00版本）的 Unipro?，根據(jù)開發(fā)相機(jī)串行接口（CSI-3)版本3的相機(jī)設(shè)備等。M-PHY獨(dú)立的實(shí)質(zhì)和架構(gòu) 上的低功率屬性還使得其對(duì)于與個(gè)人計(jì)算機(jī)（PC)平臺(tái)中流行的串行10技術(shù)相適應(yīng)有吸引 力。例如，M-PHY可以適應(yīng)于結(jié)合超高速通用串行總線（USB)或外圍設(shè)備互連高速（PCIe?) 協(xié)議使用，以開發(fā)用于未來平臺(tái)的新的低功率10技術(shù)，并且通過使諸如超高速芯片間互連 (SSIC)標(biāo)準(zhǔn)（也被稱為低功率超高速USB)和低功率PCIe?的通信協(xié)議的上層與M-PHY物 理層相適應(yīng)而開發(fā)行業(yè)范圍內(nèi)的其它創(chuàng)始方案（initiatives)，例如SSIC標(biāo)準(zhǔn)和低功率 PCIe?。
[0014] 現(xiàn)在參考圖1，所示的是根據(jù)本發(fā)明實(shí)施例的系統(tǒng)的高層視圖的框圖。如圖1所 示，系統(tǒng)10可以包括經(jīng)由接口電路互連的多個(gè)集成電路。更具體地，第一集成電路20可以 經(jīng)由接口電路30而耦合至第二集成電路40。在實(shí)施例中，第一 1C 20可以包括可編程邏輯 并且可以為包括由FPGA制造商所提供的各個(gè)標(biāo)準(zhǔn)可編程邏輯塊、以及1C或已經(jīng)被編程入 FPGA的正在開發(fā)的其它電路的一個(gè)或多個(gè)可編程邏輯塊的FPGA。關(guān)于這里的討論，第一 1C 20包括基于電流模式邏輯的收發(fā)器25,基于電流模式邏輯的收發(fā)器25可以包括諸如高速 接收器和發(fā)射器這樣的接收器和發(fā)射器，基于電流模式邏輯的收發(fā)器25根據(jù)給定的CML協(xié) 議（例如，經(jīng)由給定類型的低電壓差分信號(hào)）而支持信號(hào)的傳輸。當(dāng)然，第一 1C 20中可以 存在額外的電路，包括其它低速接口電路，以及其它固定和可編程邏輯。
[0015] 系統(tǒng)10的不同實(shí)施方式可以存在于不同實(shí)施例中。例如，在系統(tǒng)可以被實(shí)現(xiàn)為印 刷電路板的一個(gè)實(shí)施例中，其中可以通過焊接、表面貼裝或根據(jù)另一連接技術(shù)而將1C貼至 電路板。接著，可以通過各種跡線和電路板的電路中組件來實(shí)現(xiàn)接口電路30。因此，在這樣 的實(shí)施方式中，可以提供沒有連接器的設(shè)計(jì)，在該設(shè)計(jì)中，在電路板的內(nèi)部組件內(nèi)配置接口 電路30。相反，在諸如基于測(cè)試臺(tái)（test bench)的布置這樣的其它實(shí)施例中，1C可以被配 置為測(cè)試裝置，其中通過可以使用標(biāo)準(zhǔn)類型的連接器機(jī)制而互連在一起的各個(gè)現(xiàn)成的組件 來實(shí)現(xiàn)接口電路。由此，在不同實(shí)施方式中，可以實(shí)現(xiàn)基于連接器或沒有連接器的系統(tǒng)。
[0016] 如圖1進(jìn)一步所示，還可以存在1C 40。該1C可以為包括電壓模式（VM)收發(fā)器 45的商業(yè)可用1C。因此，使用接口電路30,可以實(shí)現(xiàn)在雙方向中提供對(duì)信號(hào)的適當(dāng)處理和 操作以適應(yīng)不同電信令協(xié)議。例如，第二1C 40可以為例如根據(jù)其中收發(fā)器具有M-PHY物 理層的Display Port?技術(shù)的接口電路（例如，顯示/圖形接口）。盡管在圖1的實(shí)施例 中在該高層處示出，但是應(yīng)當(dāng)理解本發(fā)明的范圍并不限于該方面。
[0017] 現(xiàn)在參考圖2,示出了根據(jù)本發(fā)明實(shí)施例的測(cè)試裝置的示意圖。如圖2所示，裝置 100可以用于提供FPGA的CML接口與電壓模式收發(fā)器之間的兼容性。更具體地，裝置100 使得FPGA的CML收發(fā)器模塊能夠仿真被測(cè)設(shè)備的電壓模式電屬性，該被測(cè)設(shè)備在實(shí)施例中 可以是基于M-PHY的設(shè)備。通過這種方式，在FPGA中實(shí)現(xiàn)的協(xié)議引擎（其為正在開發(fā)的1C 的設(shè)計(jì)的一部分）可以與真實(shí)的基于M-PHY的設(shè)備進(jìn)行通信。從高層處看，裝置包括FPGA 101、接口電路150、以及設(shè)備120。
[0018] 在實(shí)施例中，F(xiàn)PGA 101可以包括具有CML收發(fā)器的可配置高速串行10模塊。在 一個(gè)實(shí)施例中，該收發(fā)器可以為Xilinx Vertex系列Rocket 10或GTX收發(fā)器模塊并且可 以包括可配置CML發(fā)射器101. 1和可配置接收器101. 2。接收器101. 2可以包括在其模擬 前端之前的內(nèi)部（片上）終端，該內(nèi)部終端可以被配置為偏置于參考電壓（例如，地）、正電 壓、或在差分正和負(fù)信號(hào)引腳之間浮動(dòng)。接收器101. 2還可