專利名稱：一種編碼器信號(hào)實(shí)時(shí)處理系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
:本專利涉及一種編碼器信號(hào)實(shí)時(shí)處理系統(tǒng)，具體來說是幾種類型的編碼器數(shù)字信號(hào)實(shí)時(shí)處理電路設(shè)計(jì)及信號(hào)處理方法。它主要應(yīng)用于各種平臺(tái)之上，用IXD實(shí)時(shí)實(shí)時(shí)顯示角度值。
技術(shù)背景:光電編碼器作為一種高精度的測(cè)角、測(cè)速傳感器，已在軍事、航天、機(jī)器人、生物工程等領(lǐng)域的精密測(cè)量與控制設(shè)備中得到廣泛應(yīng)用，將光電編碼器的數(shù)字信號(hào)處理轉(zhuǎn)換為角度值并實(shí)時(shí)顯示非常重要，這需要處理能力強(qiáng)、可靠性高的實(shí)時(shí)讀出系統(tǒng)作支撐。以往的編碼器讀出電路的典型架構(gòu)如下:通過單片機(jī)或FPGA將編碼器信號(hào)通過串口通信傳輸?shù)絇C機(jī)上，在PC機(jī)上通過MFC或C++編程將數(shù)字信號(hào)轉(zhuǎn)化為角度值。然后將角度值在PC機(jī)顯示屏上輸出。由此可見，信號(hào)處理的各功能模塊通常在各個(gè)分立的硬件平臺(tái)上實(shí)現(xiàn)，這種分立的硬件結(jié)構(gòu)存在各模塊間接口復(fù)雜，聯(lián)合調(diào)試不便、實(shí)時(shí)性不夠、硬件結(jié)構(gòu)不靈活等缺點(diǎn)。因此，設(shè)計(jì)一個(gè)具有強(qiáng)大處理能力、可靠穩(wěn)定的實(shí)時(shí)信號(hào)處理系統(tǒng)非常有必要。采用嵌入式的系統(tǒng)的設(shè)計(jì)方案可以將算法集成于硬件系統(tǒng)之中，實(shí)現(xiàn)軟件硬件平臺(tái)一體化。能夠?qū)崿F(xiàn)在電路板中將編碼器數(shù)據(jù)讀入、處理轉(zhuǎn)化為角度值，并驅(qū)動(dòng)液晶顯示模塊實(shí)時(shí)顯示。具有體積小、實(shí)時(shí)性好、調(diào)試方便等優(yōu)點(diǎn)。
發(fā)明內(nèi)容:本專利的目的，在于提出一種編碼器信號(hào)實(shí)時(shí)處理系統(tǒng)，實(shí)現(xiàn)編碼器數(shù)據(jù)的實(shí)時(shí)采集、處理、顯示。為實(shí)現(xiàn)上述目的，本專利所采用的硬件裝置為:一塊嵌入了 FPGA的電路板，其中包括:一塊FPGA、一塊IXD，三種編碼器接入模塊以及外圍配置電路。所述的FPGA為低功耗處理器，它需要足夠多的邏輯資源和內(nèi)嵌存儲(chǔ)單元，所述的IXD模塊為1602型號(hào)，增量式編碼器接入模塊包含一個(gè)差分轉(zhuǎn)單端芯片DS26LV32ATM，并行輸出絕對(duì)值編碼器接入模塊包含兩個(gè)電平轉(zhuǎn)化芯片74LVT244，SSI輸出絕對(duì)值編碼器接入模塊包含一個(gè)單端轉(zhuǎn)差分芯片DS26V31，并利用了所述的差分轉(zhuǎn)單端芯片DS26LV32ATM，夕卜圍配置電路包括IOOMHz的晶振CRYSTAL，XCF04S的PROM以及電源系統(tǒng)。各個(gè)硬件組成部分之間的連接關(guān)系為:編碼器與FPGA之間通過編碼器接入模塊相連。FPGA直接與IXD相連；晶振輸出端直接與FPGA相連。編碼器實(shí)時(shí)處理系統(tǒng)的實(shí)現(xiàn)編碼器數(shù)字信號(hào)處理的流程如下:(I)FPGA通過增量式編碼器接入模塊、并行輸出絕對(duì)值編碼器接入模塊、SSI輸出絕對(duì)值編碼器接入模塊將不同種類編碼器數(shù)字信號(hào)讀入到FPGA ；(2)通過Verilog編程，在FPGA內(nèi)實(shí)現(xiàn)編碼器數(shù)字信號(hào)預(yù)處理轉(zhuǎn)化為普通二進(jìn)制信號(hào)；[0012](3)通過Verilog編程，在FPGA內(nèi)將普通二進(jìn)制信號(hào)轉(zhuǎn)化為角度值；(4) FPGA驅(qū)動(dòng)IXD實(shí)時(shí)顯示編碼器的角度值。本專利的顯著特點(diǎn)在于以下幾點(diǎn):(I)采用嵌入式系統(tǒng)設(shè)計(jì)方案，將整個(gè)編碼器信號(hào)處理系統(tǒng)集成在一個(gè)電路板上，實(shí)現(xiàn)軟硬件平臺(tái)一體化，體積小，調(diào)試方便；(2)外部接口豐富，增量式編碼器接入模塊、并行輸出絕對(duì)值編碼器接入模塊、SSI輸出絕對(duì)值編碼器接入模塊提供三種接口，可將各種編碼器數(shù)字信號(hào)讀入到FPGA中；(3)采用FPGA，利用Verilog編程，開發(fā)出合理的信號(hào)處理算法，能提高信號(hào)的處理能力；(4)實(shí)時(shí)性好，采用IOOMHz的晶振，運(yùn)算速度、顯示速度快，可以滿足實(shí)時(shí)顯示。(5)處理算法可根據(jù)編碼器的精度(編碼器數(shù)據(jù)位數(shù))不同而修改，以適應(yīng)編碼器精度上的變化。

圖1.編碼器信號(hào)實(shí)時(shí)處理系統(tǒng)的系統(tǒng)框圖。圖2.編碼器信號(hào)實(shí)時(shí)處理的流程圖。
具體實(shí)施方式
:下面根據(jù)附圖對(duì)本專利的具體實(shí)施方式
作進(jìn)一步的詳細(xì)說明。圖1是編碼器信號(hào)實(shí)時(shí)處理系統(tǒng)的系統(tǒng)框圖。本專利所采用的硬件裝置為:一塊嵌入了 FPGA的電路板，其中包括:一塊FPGA、一塊IXD，三種編碼器接入模塊以及外圍配置電路。所述的FPGA是XiIinx公司的spartan6系列的XC6SLX9 FPGA,這款FPGA的片內(nèi)邏輯單兀有 1430 個(gè) Slices, 11440 個(gè) Fip-Flops。spartan6 系列的 FPGA 為 Xilinx 公司新推出的有批量應(yīng)用、最低成本的FPGA器件，采用45nm低功耗銅工藝，在成本、性能和功耗上達(dá)到最好的平衡。FPGA是基于SRAM工藝的，所以掉電后，F(xiàn)PGA恢復(fù)為白片，內(nèi)部邏輯消失。為了使FPGA反復(fù)使用，采用了一個(gè)XCF04S的PROM以主串模式對(duì)FPGA進(jìn)行配置。增量式編碼器接入模塊用到了一個(gè)8端的接插件和一個(gè)差分轉(zhuǎn)單端芯片DS26LV32ATM ;并行輸入絕對(duì)值編碼器接入模塊包含一個(gè)16端的接插件和兩個(gè)電平轉(zhuǎn)換芯片74LVT244 ； SSI輸入絕對(duì)值編碼器接入模塊包含一個(gè)6端的接插件和一快單端轉(zhuǎn)差分芯片DS26V31，并用了上面提到的DS26LV32ATM的一個(gè)通道。所述的LCD為ybl602DB，它可以允許3.3v供電，其管腳可直接與FPGA相連。低壓，微功耗，顯示信息量大。IXD1602內(nèi)置192種字符，顯示字符時(shí)，要先輸入顯示字符地址，操作方便。圖2是編碼器信號(hào)處理的流程圖。對(duì)于增量式編碼器，F(xiàn)PGA首先將數(shù)據(jù)讀入。由于電動(dòng)機(jī)的旋轉(zhuǎn)或機(jī)械設(shè)備的震動(dòng)，會(huì)使編碼器輸出脈沖抖動(dòng)，所以對(duì)讀入的數(shù)據(jù)進(jìn)行去抖動(dòng)處理。然后根據(jù)輸入A、B相的相位關(guān)系，判斷編碼器是正轉(zhuǎn)還是反轉(zhuǎn)，根據(jù)判斷結(jié)果決定計(jì)數(shù)器加I或減I。再將計(jì)數(shù)器中存儲(chǔ)的二進(jìn)制數(shù)轉(zhuǎn)化為角度值。最后驅(qū)動(dòng)液晶顯示屏實(shí)時(shí)顯示角度值。[0030]對(duì)于并行輸出絕對(duì)值編碼器，F(xiàn)PGA首先將數(shù)據(jù)讀入，由于電動(dòng)機(jī)的旋轉(zhuǎn)或機(jī)械設(shè)備的震動(dòng)，會(huì)使編碼器輸出脈沖抖動(dòng)，所以對(duì)讀入的數(shù)據(jù)進(jìn)行去抖動(dòng)處理。然后將讀入的格雷碼二進(jìn)制形式轉(zhuǎn)化為普通二進(jìn)制形式。再將普通二進(jìn)制數(shù)據(jù)轉(zhuǎn)化為角度值。最后驅(qū)動(dòng)液晶顯示屏實(shí)時(shí)顯示角度值。對(duì)已SSI輸出絕對(duì)值編碼器，F(xiàn)PGA首先將數(shù)據(jù)讀入，由于電動(dòng)機(jī)的旋轉(zhuǎn)或機(jī)械設(shè)備的震動(dòng)，會(huì)使編碼器輸出脈沖抖動(dòng)，所以對(duì)讀入的數(shù)據(jù)進(jìn)行去抖動(dòng)處理。然后將輸入的串行數(shù)據(jù)轉(zhuǎn)化為并行數(shù)據(jù)。再將普通二進(jìn)制數(shù)據(jù)轉(zhuǎn)化為角度值，隨后驅(qū)動(dòng)液晶顯示屏實(shí)時(shí)顯示角度值?；赩erilog編程的軟件算法運(yùn)行于FPGA中，主要對(duì)三種編碼器數(shù)據(jù)的處理算法構(gòu)成。其中軟件算法都可根據(jù)三種編碼器的精度不同(數(shù)據(jù)位數(shù)不同)而修改，以適應(yīng)編碼器精度上的變化，然后重新燒寫到FPGA中。
權(quán)利要求1.一種編碼器信號(hào)實(shí)時(shí)處理系統(tǒng)，它包括一塊低功耗的FPGA、增量式編碼器接入模塊、并行輸出絕對(duì)值編碼器接入模塊、SSI輸出絕對(duì)值編碼器接入模塊、一個(gè)LCD模塊及其外圍配置電路，其特征在于: 所述的FPGA為低功耗處理器，它需要足夠多的邏輯資源和內(nèi)嵌存儲(chǔ)單元，所述的LCD模塊為1602型號(hào)，所述的增量式編碼器接入模塊包含一個(gè)差分轉(zhuǎn)單端芯片DS26LV32ATM，所述的并行輸出絕對(duì)值編碼器接入模塊包含兩個(gè)電平轉(zhuǎn)化芯片74LVT244，所述的SSI輸出絕對(duì)值編碼器接入模塊包含一個(gè)單端轉(zhuǎn)差分芯片DS26V31，并利用了所述的差分轉(zhuǎn)單端芯片DS26LV32ATM，外圍配置電路包括IOOMHz的晶振CRYSTAL，XCF04S的PROM以及電源系統(tǒng)；各個(gè)硬件組成部分之間的連接關(guān)系為:編碼器與FPGA之間通過編碼器接入模塊相連；FPGA直接與IXD模塊相連；晶振輸出端直接與FPGA相連。
專利摘要本專利公開了一種編碼器信號(hào)實(shí)時(shí)處理系統(tǒng)，它主要用于將編碼器數(shù)字信號(hào)讀入FPGA、然后將數(shù)據(jù)進(jìn)行處理、轉(zhuǎn)化為角度值，并將角度值實(shí)時(shí)輸出到LCD上。本專利采用的技術(shù)方案包括硬件部分和軟件部分。硬件部分主要包括一塊FPGA做控制器，三種編碼器接入模塊，一個(gè)LCD模塊、以及外圍配置電路。軟件部分主要包括編碼器數(shù)字信號(hào)接收、數(shù)據(jù)處理、LCD驅(qū)動(dòng)顯示。本專利的優(yōu)點(diǎn)在于，僅用一個(gè)電路板可將多種編碼器的數(shù)字信號(hào)讀入、處理并實(shí)時(shí)顯示在LCD上，可獨(dú)立運(yùn)行，無需將編碼器數(shù)據(jù)傳輸?shù)缴衔粰C(jī)上，從而簡(jiǎn)化系統(tǒng)?？煞奖阒糜诟鞣N平臺(tái)之上，用于實(shí)時(shí)顯示編碼器角度值。
文檔編號(hào)G01D7/00GK203053461SQ20122057231
公開日2013年7月10日 申請(qǐng)日期2012年11月1日 優(yōu)先權(quán)日2012年11月1日
發(fā)明者岳振, 顧海峰, 李范鳴 申請(qǐng)人:中國科學(xué)院上海技術(shù)物理研究所