專利名稱：一種用于全電感電流波形的檢測(cè)電路及方法
—種用于全電感電流波形的檢測(cè)電路及方法技術(shù)領(lǐng)域
本發(fā)明屬于電流檢測(cè)領(lǐng)域，更具體地，涉及一種用于全電感電流波形的檢測(cè)電路及方法。
背景技術(shù)：
平均電流模式(average current mode)是開關(guān)電源(swith mode power supplies)的一種控制方式，通過控制電感電流的平均值來實(shí)現(xiàn)輸出電流或者電壓恒定的目的。為了得到電感電流的平均值需要對(duì)全電感電流波形進(jìn)行檢測(cè)，圖I示出了一種典型的電感電流波形；圖2為一種降壓型(buck)開關(guān)電源電路的示意圖，利用電阻與電感串聯(lián)， 通過檢測(cè)電阻兩端的電壓來得到全電感電流波形信號(hào)，經(jīng)過控制電路處理后得到控制開關(guān)的PWM信號(hào)(事實(shí)上在某些工作條件下控制高低端開關(guān)的信號(hào)可能并不相同，這里為簡(jiǎn)化描述假設(shè)控制兩個(gè)開關(guān)的為同一個(gè)信號(hào)，低電平是高側(cè)開關(guān)導(dǎo)通，低側(cè)開關(guān)關(guān)閉，高電平時(shí)則相反)。顯然使用采樣電阻的方法會(huì)消耗一定的功率，為了減小消耗需使用較小的電阻， 小而且對(duì)阻值的精度有一定要求的電阻并不易于集成在芯片內(nèi)部。
圖3是另外一種檢測(cè)電流的方法，使用變壓器分別檢測(cè)高低側(cè)開關(guān)的電流，檢測(cè)到的電流加于檢測(cè)電阻上得到完整的電感電流波形信號(hào)，這種方法的缺點(diǎn)是需使用變壓器，無法集成在芯片內(nèi)部，而且變壓器體積較大不利于功率模塊的小型化，同時(shí)使用變壓器還會(huì)帶來如磁芯飽和等額外的問題。
因?yàn)榉逯惦娏髂Ｊ?peak current mode)是一種常見的控制模式,其需要檢測(cè)電感電流的峰值，故有較多用于檢測(cè)高側(cè)開關(guān)的電流(圖2的Ip)的成熟的電路，但是目前未見有文獻(xiàn)介紹集成于芯片內(nèi)部的檢測(cè)低側(cè)開關(guān)的電流(圖2的In)的方法。發(fā)明內(nèi)容
針對(duì)現(xiàn)有技術(shù)的缺陷，本發(fā)明的目的在于提供一種可以將檢測(cè)單元集成于芯片內(nèi)部且成本低的用于全電感電流波形的檢測(cè)電路。
為實(shí)現(xiàn)上述目的，本發(fā)明提供了一種用于全電感電流波形的檢測(cè)電路，包括高側(cè)開關(guān)、低側(cè)開關(guān)、ISP模塊、ISN模塊和采樣電阻；所述高側(cè)開關(guān)與所述低側(cè)開關(guān)串聯(lián)連接在輸入電壓與地之間；所述高側(cè)開關(guān)與所述低側(cè)開關(guān)的串聯(lián)連接端用于連接電感；所述高側(cè)開關(guān)的控制端用于連接高側(cè)開關(guān)控制信號(hào)，所述低側(cè)開關(guān)的控制端用于連接低側(cè)開關(guān)控制信號(hào)；所述ISP模塊的三端分別與所述高側(cè)開關(guān)的三端連接，所述ISP模塊的第四端與所述采樣電阻的一端連接；所述ISN模塊的三端分別與所述低側(cè)開關(guān)的三端連接，所述ISN模塊的第四端與所述采樣電阻的一端連接；所述采樣電阻的另一端接地。
更進(jìn)一步地，所述高側(cè)開關(guān)為第一 PMOS管，所述低側(cè)開關(guān)為第一 NMOS管，所述第一 PMOS管的柵極用于連接高側(cè)開關(guān)控制信號(hào)，所述第一 PMOS管的源極連接所述輸入電壓， 所述第一 PMOS管的漏極與所述第一 NMOS管的漏極連接，所述第一 NMOS管的柵極用于連接低側(cè)開關(guān)控制信號(hào)，所述第一 NMOS管的源極接地。4
更進(jìn)一步地，所述ISP模塊包括第二 PMOS管、第三PMOS管、第八PMOS管、第九 PMOS管、第十PMOS管、第一開關(guān)、第二開關(guān)以及用于提供偏置電流的第一恒流源、第二恒流源；所述第二 PMOS管與所述第八PMOS管串聯(lián)連接在所述輸入電壓與用于提供偏置電流的恒流源的正輸入端之間；所述第三PMOS管與所述第九PMOS管串聯(lián)連接在所述輸入電壓與用于提供偏置電流的第二恒流源的正輸入端之間；第一恒流源的負(fù)端和第二恒流源的負(fù)端均接地；所述第二 PMOS管的柵極與所述第三PMOS管的柵極連接后用于連接高側(cè)開關(guān)控制信號(hào)；所述第八PMOS管的柵極與所述第九PMOS管的柵極連接后還與所述第九PMOS管的漏極連接；所述第二 PMOS管與所述第八PMOS管的串聯(lián)連接端通過所述第一開關(guān)與所述第一 PMOS管的漏極連接；所述第十PMOS管的柵極與所述第八PMOS管的漏極連接；所述第十 PMOS管的源極連接至所述第三PMOS管與所述第九PMOS管的串聯(lián)連接端；所述第十PMOS管的漏極通過所述第二開關(guān)與所述采樣電阻的一端連接。
更進(jìn)一步地，所述第一 PMOS管、第二 PMOS管和第三PMOS管寬長比的比例為 (N-I) : I : I。
更進(jìn)一步地，所述ISN模塊包括第四PMOS管、第五PMOS管、第二 NMOS管、第三 NMOS管、誤差放大器、第三開關(guān)；所述第五PMOS管、第三NMOS管和第二 NMOS管依次串聯(lián)連接在所述輸入電壓與所述第一 NMOS管的漏極之間；所述誤差放大器的反相輸入端連接至所述第三NMOS管與所述第二 NMOS管的串聯(lián)連接端，所述誤差放大器的正相輸入端接地，所述誤差放大器的輸出端連接至所述第三NMOS管的柵極；所述第二 NMOS管的柵極與所述第一 NMOS管的柵極連接；所述第四PMOS管的源極連接至所述輸入電壓，所述第四PMOS管的柵極與所述第五PMOS管的柵極和漏極連接；所述第四PMOS管的漏極通過所述第三開關(guān)與所述采樣電阻的一端連接。
更進(jìn)一步地，所述第一 NMOS管與所述第二 NMOS管寬長比的比例為(N-I) I。
更進(jìn)一步地，所述ISN模塊包括第四NMOS管、第五NMOS管、第六NMOS管、第七 NMOS管、第八NMOS管、第六PMOS管、第七PMOS管和第四開關(guān)；所述第七NMOS管與所述第六 NMOS管依次串聯(lián)連接在用于提供偏置電流的第三恒流源的負(fù)端與地之間；所述第八NMOS 管與所述第四NMOS管依次串聯(lián)連接在用于提供偏置電流的第四恒流源的負(fù)端與所述第一 NMOS管的漏極之間；所述第五NMOS管與所述第六PMOS管依次串聯(lián)連接在所述第八NMOS管與所述第四NMOS管的串聯(lián)連接端與所述輸入電壓之間；所述第七NMOS管的柵極與所述第八NMOS管的柵極和漏極連接，所述第六NMOS管的柵極與所述第四NMOS管的柵極連接后再與所述第一 NMOS管的柵極連接，所述第五NMOS管的柵極與所述第七NMOS管的漏極連接； 所述第七PMOS管的柵極與所述第六PMOS管的柵極和漏極連接，所述第七PMOS管的源極與所述輸入電壓連接，所述第七PMOS管的漏極通過所述第四開關(guān)與所述采樣電阻的一端連接。
更進(jìn)一步地，所述第一 NMOS管、第四NMOS管和第六NMOS管的寬長比的比例為 (N-I) : I : I。
本發(fā)明還提供了一種用于全電感電流波形的檢測(cè)方法，包括下述步驟
SI :檢測(cè)高側(cè)開關(guān)打開時(shí)的電流并按N : I的比例輸出至采樣電阻上轉(zhuǎn)換成電壓；
S2 :檢測(cè)低側(cè)開關(guān)打開時(shí)的電流并按N : I的比例輸出至采樣電阻；通過公式VRS=RS*Il/N獲得流過電感的電流L ;所述N為流過電感的電流與流過采樣電阻的電流的比例。
本發(fā)明提供的檢測(cè)電路不使用電阻或者變壓器能夠?qū)崿F(xiàn)全電感電流波形檢測(cè)采樣，并且將檢測(cè)單元集成于芯片內(nèi)部，降低終端客戶的電路成本和設(shè)計(jì)難度。




構(gòu)示意圖
圖1是現(xiàn)有技術(shù)提供的一種典型的電感電流波形示意圖；圖2是現(xiàn)有技術(shù)提供的一種降壓型開關(guān)電源電路的示意圖；圖3是現(xiàn)有技術(shù)提供的另一種檢測(cè)電流的檢測(cè)電路的原理結(jié)構(gòu)示意圖；圖4是本發(fā)明實(shí)施例提供的一種用于檢測(cè)全電感電流波形的檢測(cè)電路的原理結(jié) 圖5是本發(fā)明實(shí)施例提供的檢測(cè)電路中ISP模塊的具體電路圖；圖6是本發(fā)明實(shí)施例提供的檢測(cè)電路中ISN模塊的一種具體電路圖；圖7是本發(fā)明實(shí)施例提供的檢測(cè)電路中ISN模塊的另一種具體電路圖；圖8是本發(fā)明實(shí)施例提供的用于檢測(cè)全電感電流波形的檢測(cè)方法的實(shí)現(xiàn)流程圖。
具體實(shí)施方式
為了使本發(fā)明的目的、技術(shù)方案及優(yōu)點(diǎn)更加清楚明白，以下結(jié)合附圖及實(shí)施例，對(duì)本發(fā)明進(jìn)行進(jìn)一步詳細(xì)說明。應(yīng)當(dāng)理解，此處所描述的具體實(shí)施例僅僅用以解釋本發(fā)明，并不用于限定本發(fā)明。
圖4示出了本發(fā)明實(shí)施例提供的一種用于檢測(cè)全電感電流波形的檢測(cè)電路的原理結(jié)構(gòu)；為了便于說明，僅示出了與本發(fā)明實(shí)施例相關(guān)的部分，詳述如下
一種用于全電感電流波形的檢測(cè)電路包括高側(cè)開關(guān)MP1、低側(cè)開關(guān)麗I、ISP模塊 I、ISN模塊2和采樣電阻RS ;高側(cè)開關(guān)MPI與低側(cè)開關(guān)麗I串聯(lián)連接在輸入電壓VIN與地之間；高側(cè)開關(guān)MPl與低側(cè)開關(guān)麗I的串聯(lián)連接端用于連接電感；高側(cè)開關(guān)MPl的控制端用于連接高側(cè)開關(guān)控制信號(hào)GP，低側(cè)開關(guān)麗I的控制端用于連接低側(cè)開關(guān)控制信號(hào)GN ；ISP 模塊I的三端分別與高側(cè)開關(guān)MPl的三端連接，ISP模塊I的第四端與采樣電阻RS的一端連接；ISN模塊2的三端分別與低側(cè)開關(guān)MNl的三端連接，ISN模塊2的第四端與采樣電阻 RS的一端連接；采樣電阻RS的另一端接地。其中，ISP模塊I為高側(cè)開關(guān)電流檢測(cè)模塊， ISN模塊2為低側(cè)開關(guān)電流檢測(cè)模塊。
在本發(fā)明實(shí)施例中，ISP模塊I檢測(cè)高側(cè)開關(guān)打開時(shí)的電流并按N :1的比例輸出至采樣電阻RS上轉(zhuǎn)換成電壓供控制電路3使用，ISN模塊2檢測(cè)低側(cè)開關(guān)打開時(shí)的電流同樣按N I的比例輸出至采樣電阻RS，這樣采樣電阻RS上的電壓VRS = RS*I夕N，其中込為流過電感的電流。該檢測(cè)電路不使用電阻或者變壓器能夠?qū)崿F(xiàn)全電感電流波形檢測(cè)采樣，并且將檢測(cè)單元集成于芯片內(nèi)部，降低終端客戶的電路成本和設(shè)計(jì)難度。
作為本發(fā)明的一個(gè)實(shí)施例，高側(cè)開關(guān)可以為第一 PMOS管MP1，低側(cè)開關(guān)可以為第一 NMOS管MNl，第一 PMOS管MPl的柵極用于連接高側(cè)開關(guān)控制信號(hào)GP，第一 PMOS管MPl的源極連接輸入電壓VIN，第一 PMOS管MPl的漏極與第一 NMOS管MNl的漏極連接，第一 NMOS 管麗I的柵極用于連接低側(cè)開關(guān)控制信號(hào)GN，第一 NMOS管麗1的源極接地。
圖5示出了 ISP模塊I的具體電路；ISP模塊I包括第二 PMOS管MP2、第三PMOS 管MP3、第八PMOS管MP8、第九PMOS管MP9、第十PMOS管MP10、第一開關(guān)S0、第二開關(guān)SI，第一恒流源IBl，第二恒流源IB2 ;第二 PMOS管MP2與第八PMOS管MP8串聯(lián)連接在輸入電壓 VIN與用于提供偏置電流的第一恒流源IBl的正輸入端之間；第三PMOS管MP3與第九PMOS 管MP9串聯(lián)連接在輸入電壓VIN與用于提供偏置電流的第二恒流源IB2的正輸入端之間； 第二 PMOS管MP2的柵極與第三PMOS管MP3的柵極連接后用于連接高側(cè)開關(guān)控制信號(hào)GP ； 第八PMOS管MP8的柵極與第九PMOS管MP9的柵極連接后還與第九PMOS管MP9的漏極連接；第二 PMOS管MP2與第八PMOS管MP8的串聯(lián)連接端通過第一開關(guān)SO與第一 PMOS管MPl 的漏極連接；第十PMOS管MPlO的柵極與第八PMOS管的漏極連接；第十PMOS管MPlO的源極連接至第三PMOS管MP3與第九PMOS管MP9的串聯(lián)連接端；第十PMOS管MPlO的漏極通過第二開關(guān)SI與采樣電阻RS的一端連接。其中，第一 PMOS管MPl、第二 PMOS管MP2和第三PMOS管MP3寬長比的比例為(N-1) I 1，采樣得到的電流IP2 = IP/N ;N是用作開關(guān)的MOS管的寬長比與檢測(cè)電路中電流采樣MOS管的寬長之比例，(電感電流是安培級(jí)別的，而電路內(nèi)部易于處理的電流為毫安級(jí)別的故N的取值通常在1000以上)。
ISP模塊I的工作原理當(dāng)高側(cè)開關(guān)控制信號(hào)GP為低MPl打開(此時(shí)低側(cè)開關(guān)關(guān)閉)，輸入電壓通過MPl到加到電感上，電感電流緩慢上升(如圖1)，SO閉合，MP2的漏端與MPl的漏端短接，MP2的柵極、源極、漏極三端電位與MPl —致，根據(jù)MOS管的特性，這種情況下流過MP1、MP2的電流之比例等于MPl的寬長比與MP2的寬長比之比，S卩(N-1) I ； MP8、MP9、MP10、IBl、IB2使得MP3漏端的電位跟隨MP2的電位MP3與MP2的尺寸相同，故流過的電流也相同，因此有=Idmp3 = Idmp2 = IP1+IB1，設(shè)定IB2 = IB1，因此可以得出IP2 = IDMP3-1B2,由上可以看出IP2 = IPl0
流過電感的電流是流過MPl的電流與IPl之和，即為IPl的N-1+1 = N倍，IP2與 IPl相等并通過開關(guān)SI流到采樣電阻RS上轉(zhuǎn)換成電壓，從而得到了一個(gè)上升斜率與電感電流一致的，VRS = RS*Il/N的電壓信號(hào)。
通常在CMOS工藝中PMOS電路都易于改成與之對(duì)應(yīng)的NMOS電路例如電流源與電流沉，但在本發(fā)明實(shí)施例中因?yàn)樵诟邆?cè)開關(guān)關(guān)斷后LX端是負(fù)壓，低于地電位，在工作中 NMOS接LX —端實(shí)際上是源端，而ISP中PMOS接LX的一端是漏端，故ISN模塊2無法直接從ISP模塊I改換過來，需另外設(shè)計(jì)。圖6示出了第一實(shí)施例提供的ISN模塊2的具體電路；I SN模塊2包括第四PMOS管MP4、第五PMOS管MP5、第二 NMOS管MN2、第三NMOS管MN3、 誤差放大器EA、第三開關(guān)S2 ;第五PMOS管MP5、第三NMOS管麗3和第二 NMOS管麗2依次串聯(lián)連接在輸入電壓VIN與第一 NMOS管的漏極之間；誤差放大器EA的反相輸入端連接至第三NMOS管MN3與第二 NMOS管MN2的串聯(lián)連接端，誤差放大器EA的正相輸入端接地，誤差放大器EA的輸出端連接至第三NMOS管麗3的柵極；第二 NMOS管的柵極與第一 NMOS管的柵極連接；第四PMOS管MP4的源極連接至輸入電壓VIN，第四PMOS管MP4的柵極與第五 PMOS管MP5的柵極和漏極連接；第四PMOS管MP4的漏極通過第三開關(guān)S2與采樣電阻RS 的一端連接。誤差放大器EA和第三NMOS管MN3的作用是在低側(cè)開關(guān)導(dǎo)通期間保持Al點(diǎn)電位與地相等，如上文所述，當(dāng)高側(cè)開關(guān)關(guān)閉低側(cè)開關(guān)打開，電感通過低側(cè)開關(guān)接到地，電感電流下降(圖1)此時(shí)LX為負(fù)壓，LX端為麗I、麗2的源端，麗I接地的一端為漏端，因?yàn)槁?、柵、源電壓均相等流過麗I、麗2的電流的比例等于麗I的寬長比與麗2的寬長比之比，即(N-1) 1，如此即可得到此時(shí)流過電感的電流等于流過麗I的電流加上流過麗2的電流即為流過麗2的電流的N-1+1 = N倍；流過麗2的電流通過由MP4、MP5組成的電力鏡鏡像出去通過S2加于采樣電阻RS上，即采得了低側(cè)開關(guān)的波形信號(hào)。其中，第一 NMOS管麗I 與所述第二 NMOS管麗2寬長比的比例為(N-1) I。
圖7示出了第二實(shí)施例提供的ISN模塊2的具體電路；不采用誤差放大器EA的另外一種電路方案，ISN模塊2包括第四NMOS管MN4、第五NMOS管MN5、第六NMOS管MN6、第七NMOS管MN7、第八NMOS管MN8、第六PMOS管MP6、第七PMOS管MP7和第四開關(guān)S3 ;第七 NMOS管麗7與第六NMOS管MN6依次串聯(lián)連接在用于提供偏置電流的恒流源IB3的負(fù)端與地之間；第八NMOS管MN8與第四NMOS管MN4依次串聯(lián)連接在用于提供偏置電流的恒流源 IB4的負(fù)端與第一 NMOS管MNl的漏極之間；第五NMOS管MN5與第六PMOS管MP6依次串聯(lián)連接在第八NMOS管MN8與第四NMOS管MN4的串聯(lián)連接端與輸入電壓VIN之間；第七NMOS 管MN7的柵極與第八NMOS管MN8的柵極和漏極連接，所述第六NMOS管MN6的柵極與所述第四NMOS管MN4的柵極連接后再與第一 NMOS管麗I的柵極連接，第五NMOS管麗5的柵極與第七NMOS管MN7的漏極連接；第七PMOS管MP7的柵極與第六PMOS管MP6的柵極和漏極連接，第七PMOS管MP7的源極與輸入電壓VIN連接，第七PMOS管MP7的漏極通過第四開關(guān)S3與采樣電阻RS的一端連接。其中，第一 NMOS管MNl、第四NMOS管MN4和第六NMOS管 MN6的寬長比的比例為(N-1) I I ;偏置電流IB3 = IB4。
結(jié)合圖7詳述ISN模塊2的工作原理如下NM0S管麗1、MN4、MN6工作于線性區(qū)可以分別等效為 3 個(gè)電阻 R1、R4、R6，且 R4 = R6 = R1*(N_1)由于 IB3、IB4、MN7、MN8、MN5 的作用使得MN6的漏端電壓MN4漏端Al的電壓相等IB3*R6 = (IB4+IDMN5)*R4_IDMN1*R1，Idmn5i lI為流過第五NMOS管的電流，Idmni為流過低側(cè)開關(guān)的電流，所以/_, =—4 vi =TTt4mV1，RAN-1當(dāng)IB4遠(yuǎn)小于Idmn5時(shí)，流過電感的電流與Idw5之比為N I。流過麗5的電流通過MP6與 MP7組成的電流鏡鏡像出去通過開關(guān)S3加于采樣電阻RS上即采得了低側(cè)開關(guān)的波形信號(hào)， ISP模塊與ISN模塊分別在高側(cè)開關(guān)導(dǎo)通和低側(cè)開關(guān)導(dǎo)通時(shí)輸出采樣電流至RS，由此得到了完整周期的電感電流波形。
圖8示出了本發(fā)明實(shí)施例提供的用于檢測(cè)全電感電流波形的檢測(cè)方法的實(shí)現(xiàn)流程；該檢測(cè)方法具體包括下述步驟
S1:檢測(cè)高側(cè)開關(guān)打開時(shí)的電流并按N :1的比例輸出至采樣電阻RS上轉(zhuǎn)換成電壓共控制電路使用；
S2 :檢測(cè)低側(cè)開關(guān)打開時(shí)的電流并按N I的比例輸出至采樣電阻RS ;通過公式 VRS = RS*Il/N獲得流過電感的電流込。
其中，N為流過電感的電流込與流過采樣電阻RS的電流的比例，用作低側(cè)開關(guān)的 NMOS的寬長比(W1/L1)與ISN模塊2中第四NMOS的寬長比之比例(ffl/Ll) (W4/L4)為 (N-1) I。
本發(fā)明提供了一種新的有效的檢測(cè)全電感電流波形的檢測(cè)電路與方法，不用變壓器便于集成與芯片上，不用電阻，提高了效率。
本領(lǐng)域的技術(shù)人員容易理解，以上所述僅為本發(fā)明的較佳實(shí)施例而已，并不用以限制本發(fā)明，凡在本發(fā)明的精神和原則之內(nèi)所作的任何修改、等同替換和改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。權(quán)利要求
1.一種用于全電感電流波形的檢測(cè)電路，其特征在于，包括高側(cè)開關(guān)、低側(cè)開關(guān)、ISP模塊、ISN模塊和采樣電阻； 所述高側(cè)開關(guān)與所述低側(cè)開關(guān)串聯(lián)連接在輸入電壓與地之間；所述高側(cè)開關(guān)與所述低側(cè)開關(guān)的串聯(lián)連接端用于連接電感；所述高側(cè)開關(guān)的控制端用于連接高側(cè)開關(guān)控制信號(hào)，所述低側(cè)開關(guān)的控制端用于連接低側(cè)開關(guān)控制信號(hào)； 所述ISP模塊的三端分別與所述高側(cè)開關(guān)的三端連接，所述ISP模塊的第四端與所述米樣電阻的一端連接； 所述ISN模塊的三端分別與所述低側(cè)開關(guān)的三端連接，所述ISN模塊的第四端與所述采樣電阻的一端連接； 所述采樣電阻的另一端接地。
2.如權(quán)利要求I所述的檢測(cè)電路，其特征在于，所述高側(cè)開關(guān)為第一PMOS管，所述低側(cè)開關(guān)為第一 NMOS管，所述第一 PMOS管的柵極用于連接高側(cè)開關(guān)控制信號(hào)，所述第一 PMOS管的源極連接所述輸入電壓，所述第一 PMOS管的漏極與所述第一 NMOS管的漏極連接，所述第一 NMOS管的柵極用于連接低側(cè)開關(guān)控制信號(hào)，所述第一 NMOS管的源極接地。
3.如權(quán)利要求I所述的檢測(cè)電路，其特征在于，所述ISP模塊包括第二PMOS管、第三PMOS管、第八PMOS管、第九PMOS管、第十PMOS管、第一開關(guān)、第二開關(guān)以及用于提供偏置電流的第一恒流源、第二恒流源； 所述第二 PMOS管與所述第八PMOS管串聯(lián)連接在所述輸入電壓與用于提供偏置電流的恒流源的正輸入端之間； 所述第三PMOS管與所述第九PMOS管串聯(lián)連接在所述輸入電壓與用于提供偏置電流的第二恒流源的正輸入端之間； 第一恒流源的負(fù)端和第二恒流源的負(fù)端均接地； 所述第二 PMOS管的柵極與所述第三PMOS管的柵極連接后用于連接高側(cè)開關(guān)控制信號(hào); 所述第八PMOS管的柵極與所述第九PMOS管的柵極連接后還與所述第九PMOS管的漏極連接； 所述第二 PMOS管與所述第八PMOS管的串聯(lián)連接端通過所述第一開關(guān)與所述第一 PMOS管的漏極連接； 所述第十PMOS管的柵極與所述第八PMOS管的漏極連接；所述第十PMOS管的源極連接至所述第三PMOS管與所述第九PMOS管的串聯(lián)連接端；所述第十PMOS管的漏極通過所述第二開關(guān)與所述采樣電阻的一端連接。
4.如權(quán)利要求3所述的檢測(cè)電路，其特征在于，所述第一PMOS管、第二 PMOS管和第三PMOS管寬長比的比例為(N-I) : I : I。
5.如權(quán)利要求I所述的檢測(cè)電路，其特征在于，所述ISN模塊包括第四PMOS管、第五PMOS管、第二 NMOS管、第三NMOS管、誤差放大器、第三開關(guān)； 所述第五PMOS管、第三NMOS管和第二 NMOS管依次串聯(lián)連接在所述輸入電壓與所述第一 NMOS管的漏極之間； 所述誤差放大器的反相輸入端連接至所述第三NMOS管與所述第二 NMOS管的串聯(lián)連接端，所述誤差放大器的正相輸入端接地，所述誤差放大器的輸出端連接至所述第三NMOS管的柵極； 所述第二 NMOS管的柵極與所述第一 NMOS管的柵極連接； 所述第四PMOS管的源極連接至所述輸入電壓，所述第四PMOS管的柵極與所述第五PMOS管的柵極和漏極連接；所述第四PMOS管的漏極通過所述第三開關(guān)與所述采樣電阻的一端連接。
6.如權(quán)利要求5所述的檢測(cè)電路，其特征在于，所述第一匪OS管與所述第二NMOS管寬長比的比例為(N-I) I。
7.如權(quán)利要求I所述的檢測(cè)電路，其特征在于，所述ISN模塊包括第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第六PMOS管、第七PMOS管和第四開關(guān)； 所述第七NMOS管與所述第六NMOS管依次串聯(lián)連接在用于提供偏置電流的第三恒流源的負(fù)端與地之間； 所述第八NMOS管與所述第四NMOS管依次串聯(lián)連接在用于提供偏置電流的第四恒流源的負(fù)端與所述第一 NMOS管的漏極之間； 所述第五NMOS管與所述第六PMOS管依次串聯(lián)連接在所述第八NMOS管與所述第四NMOS管的串聯(lián)連接端與所述輸入電壓之間； 所述第七NMOS管的柵極與所述第八NMOS管的柵極和漏極連接，所述第六NMOS管的柵極與所述第四NMOS管的柵極連接后再與所述第一 NMOS管的柵極連接，所述第五NMOS管的柵極與所述第七NMOS管的漏極連接； 所述第七PMOS管的柵極與所述第六PMOS管的柵極和漏極連接，所述第七PMOS管的源極與所述輸入電壓連接，所述第七PMOS管的漏極通過所述第四開關(guān)與所述采樣電阻的一端連接。
8.如權(quán)利要求7所述的檢測(cè)電路，其特征在于，所述第一NMOS管、第四NMOS管和第六NMOS管的寬長比的比例為(N-I) : I : I。
9.一種用于全電感電流波形的檢測(cè)方法，其特征在于，包括下述步驟 SI :檢測(cè)高側(cè)開關(guān)打開時(shí)的電流并按N I的比例輸出至采樣電阻上轉(zhuǎn)換成電壓； S2:檢測(cè)低側(cè)開關(guān)打開時(shí)的電流并按N I的比例輸出至采樣電阻；通過公式VRS =RS*Il/N獲得流過電感的電流L ;所述N為流過電感的電流與流過采樣電阻的電流的比例。
全文摘要
本發(fā)明公開了一種用于全電感電流波形的檢測(cè)電路及方法；檢測(cè)電路包括高側(cè)開關(guān)、低側(cè)開關(guān)、ISP模塊、ISN模塊和采樣電阻；高側(cè)開關(guān)與低側(cè)開關(guān)串聯(lián)連接在輸入電壓與地之間；高側(cè)開關(guān)與低側(cè)開關(guān)的串聯(lián)連接端用于連接電感；高側(cè)開關(guān)的控制端用于連接高側(cè)開關(guān)控制信號(hào)，低側(cè)開關(guān)的控制端用于連接低側(cè)開關(guān)控制信號(hào)；ISP模塊的三端分別與高側(cè)開關(guān)的三端連接，ISP模塊的第四端與采樣電阻的一端連接；ISN模塊的三端分別與低側(cè)開關(guān)的三端連接，ISN模塊的第四端與采樣電阻的一端連接；采樣電阻的另一端接地。本發(fā)明不使用電阻或變壓器能夠?qū)崿F(xiàn)全電感電流波形檢測(cè)采樣，且將檢測(cè)單元集成于芯片內(nèi)部，降低終端客戶的電路成本和設(shè)計(jì)難度。
文檔編號(hào)G01R19/00GK102981032SQ201210453508
公開日2013年3月20日 申請(qǐng)日期2012年11月13日 優(yōu)先權(quán)日2012年11月13日
發(fā)明者馮稀亮, 徐卓慧, 周小紅 申請(qǐng)人:深圳市博馳信電子有限責(zé)任公司