專利名稱：一種基于fpga的船用雷達(dá)抗干擾處理方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種船用雷達(dá)抗干擾處理方法，尤其是涉及一種基于FPGA的船用雷達(dá)抗干擾處理方法。
背景技術(shù)：
雷達(dá)是利用電磁波探測(cè)目標(biāo)的電子設(shè)備，而船用雷達(dá)則是作為海上船舶導(dǎo)航系統(tǒng)的必備設(shè)備之一。從模擬雷達(dá)到數(shù)字雷達(dá)已經(jīng)幾十年了，早期的數(shù)字雷達(dá)限于器件工藝水平，導(dǎo)致數(shù)據(jù)處理的實(shí)時(shí)性低，以及許多雜波處理算法不能夠?qū)崿F(xiàn)。而隨著數(shù)字集成電路的快速發(fā)展，衍生出了 FPGA這種能夠進(jìn)行高速數(shù)字信號(hào)處理的可編程邏輯器件，使得雷達(dá)對(duì)回波信號(hào)進(jìn)行實(shí)時(shí)性、高效性處理成為了可能，也使得許多復(fù)雜信號(hào)處理算法得以在工程中實(shí)現(xiàn)，同時(shí)降低了開發(fā)成本。隨著現(xiàn)代工業(yè)的發(fā)展，海上的環(huán)境變得異常復(fù)雜，存在各種各樣的雜波信號(hào)。其中有環(huán)境中的隨機(jī)噪聲，同型雷達(dá)帶來的同頻干擾，以及雨雪環(huán)境帶來的噪聲干擾。這些雜波信號(hào)使得回波信號(hào)的信噪比急劇惡化，因此，現(xiàn)在急需一種能夠有效并快速抑制或除去這些雜波信號(hào)的方法。目前存在的處理方法大都采用DSP或者DSP+FPGA來進(jìn)行數(shù)字信號(hào)處理，但是由于DSP的處理速度有限，使得整體方案的數(shù)據(jù)處理的實(shí)時(shí)性較低，很難滿足雷達(dá)對(duì)數(shù)據(jù)處理的實(shí)時(shí)性越來越高的需求，如何提高船用雷達(dá)的實(shí)時(shí)性和抗干擾能力成為了亟待解決的問題。

發(fā)明內(nèi)容
本發(fā)明所要解決的技術(shù)問題是提供一種基于FPGA的硬件邏輯結(jié)構(gòu)簡(jiǎn)單、實(shí)時(shí)性高、抗干擾性能好的船用雷達(dá)抗干擾處理方法，該系統(tǒng)能有效抑制船用雷達(dá)的回波信號(hào)噪聲。本發(fā)明解決上述技術(shù)問題所采用的技術(shù)方案為一種基于FPGA的船用雷達(dá)抗干擾處理方法，其特征在于具體步驟如下
51定義如下參數(shù)
一個(gè)回波周期數(shù)據(jù)包中的采樣點(diǎn)數(shù)為％，采樣點(diǎn)數(shù)據(jù)的位寬為巧；在單個(gè)回波周期內(nèi)進(jìn)行脈沖積累處理所需采樣點(diǎn)個(gè)數(shù)為約；同頻干擾抑制處理需要以與當(dāng)前回波周期相鄰的前 個(gè)連續(xù)回波周期數(shù)據(jù)的采樣點(diǎn)作為參考單元；對(duì)當(dāng)前回波周期和相鄰的前巧-〗個(gè)連續(xù)回波周期間進(jìn)行脈沖積累處理所需采樣點(diǎn)個(gè)數(shù)為 ；恒虛警處理中需要單個(gè)回波周期
數(shù)據(jù)包內(nèi)的 個(gè)采樣點(diǎn)作為參考單元， 4為偶數(shù)，恒虛警處理中的門限因子；
52在FPGA芯片內(nèi)設(shè)置第一脈沖積累模塊、同頻干擾抑制模塊、第二脈沖積累模塊和恒虛警模塊，其中第一脈沖積累模塊與同頻干擾抑制模塊連接，同頻干擾抑制模塊與第二脈沖積累模塊連接，第二脈沖積累模塊與恒虛警模塊連接；第一脈沖積累模塊，用于在單個(gè)回波周期內(nèi)輸入的回波數(shù)據(jù)包進(jìn)行脈沖積累處理； 同頻干擾抑制模塊，用于接收第一脈沖積累模塊傳輸過來的數(shù)據(jù)包進(jìn)行同頻干擾抑制處理；
第二脈沖積累模塊，用于接收同頻干擾抑制模塊傳輸過來的數(shù)據(jù)，并對(duì)當(dāng)前回波周期和相鄰的前個(gè)連續(xù)回波周期間的數(shù)據(jù)包進(jìn)行脈沖積累處理；
恒虛警模塊，用于接收第二脈沖積累模塊傳輸過來的數(shù)據(jù)包進(jìn)行恒虛警處理；
53第一脈沖積累模塊接收第i個(gè)回波周期數(shù)據(jù)包1 ,其中i為自然數(shù)，數(shù)據(jù)包中包含
的第個(gè)采樣點(diǎn)數(shù)據(jù)為^ (λ),其中i =1，2，3，···， ；
54在單個(gè)回波周期內(nèi)對(duì)接收到的回波數(shù)據(jù)包利用公式(1)在第一脈沖積累模塊中進(jìn)行處理，當(dāng)D/i處理完成后，在單個(gè)回波周期上就得到經(jīng)過了脈沖積累算法后的回波數(shù)據(jù)包ββ,公式(1)如下
_I
DQi(J)^=-DIi(J^m) J = 1/2,,..^-^+1
其中，Dfi(J)表示經(jīng)過脈沖積累后第,個(gè)回波周期數(shù)據(jù)包Ββ中的第j個(gè)采樣點(diǎn)數(shù)
據(jù)；
55輸入下一個(gè)回波數(shù)據(jù)包,重復(fù)S3 S4，直到產(chǎn)生回波數(shù)據(jù)包￡>β ,其中
56對(duì)S5得出的回波數(shù)據(jù)包DQ利用公式(2)在同頻干擾抑制模塊中進(jìn)行處理，當(dāng)
m處理完成后，就得到了經(jīng)過同頻干擾抑制算法處理后的回波數(shù)據(jù)包^；,公式(2)如下
DFi(J) = MlN[DpJJ),DQ^1(J),…,DQi, (J)], j = 1,2,.1., — ^+1 其中ζ^ )表示經(jīng)過同頻干擾抑制后的第個(gè)回波周期數(shù)據(jù)包Di7i中的第J個(gè)采樣點(diǎn)數(shù)據(jù)，DQOIhDQH..,DQ^JJ)為同頻干擾抑制處理時(shí)的參考單元，ΜΙΝ[]表示取括號(hào)內(nèi)數(shù)中的最小值；
S7:在當(dāng)前回波周期和相鄰的前個(gè)連續(xù)回波周期間，對(duì)S6得出的回波數(shù)據(jù)包IFi
利用公式(3)在第二脈沖積累模塊中進(jìn)行處理，得到回波數(shù)據(jù)包15 ,當(dāng)處理完成后，
就得到了經(jīng)過脈沖積累算法處理后的回波數(shù)據(jù)包DSi,公式(3)如下
ι %-ι
DEi (J) = —￡ DFg 0)^ = 1,2,..., - + ! % i-0
其中，DSi(J)表示經(jīng)過脈沖積累后的第f個(gè)回波周期數(shù)據(jù)包DSi中的第j個(gè)采樣點(diǎn)數(shù)
據(jù)；S8 對(duì)S7得出的回波數(shù)據(jù)包^^利用公式(4)或公式(5)或公式(6)在恒虛警模塊中
進(jìn)行處理，當(dāng)一個(gè)回波周期數(shù)據(jù)包￡^處理完成后，就得到經(jīng)過了恒虛警算法處理后的回
波數(shù)據(jù)包D巧。
公式(4)如下
權(quán)利要求
1. 一種基于FPGA的船用雷達(dá)抗干擾處理方法，其特征在于具體步驟如下51定義如下參數(shù)一個(gè)回波周期數(shù)據(jù)包中的采樣點(diǎn)數(shù)為^，采樣點(diǎn)數(shù)據(jù)的位寬為H 在單個(gè)回波周期內(nèi)進(jìn)行脈沖積累處理所需采樣點(diǎn)個(gè)數(shù)為 ；同頻干擾抑制處理需要以與當(dāng)前回波周期相鄰的前 個(gè)連續(xù)回波周期數(shù)據(jù)的采樣點(diǎn)作為參考單元；對(duì)當(dāng)前回波周期和相鄰的前約-1個(gè)連續(xù)回波周期間進(jìn)行脈沖積累處理所需采樣點(diǎn)個(gè)數(shù)為約；恒虛警處理中需要單個(gè)回波周期數(shù)據(jù)包內(nèi)的”4個(gè)采樣點(diǎn)作為參考單元， 為偶數(shù)，恒虛警處理中的門限因子；52在FPGA芯片內(nèi)設(shè)置第一脈沖積累模塊、同頻干擾抑制模塊、第二脈沖積累模塊和恒虛警模塊，所述的第一脈沖積累模塊與同頻干擾抑制模塊連接，所述的同頻干擾抑制模塊與第二脈沖積累模塊連接，所述的第二脈沖積累模塊與恒虛警模塊連接；第一脈沖積累模塊，用于在單個(gè)回波周期內(nèi)輸入的回波數(shù)據(jù)包進(jìn)行脈沖積累處理； 同頻干擾抑制模塊，用于接收第一脈沖積累模塊傳輸過來的數(shù)據(jù)包進(jìn)行同頻干擾抑制處理；第二脈沖積累模塊，用于接收同頻干擾抑制模塊傳輸過來的數(shù)據(jù)，并對(duì)當(dāng)前回波周期和相鄰的前個(gè)連續(xù)回波周期間的數(shù)據(jù)包進(jìn)行脈沖積累處理；恒虛警模塊，用于接收第二脈沖積累模塊傳輸過來的數(shù)據(jù)包進(jìn)行恒虛警處理；53第一脈沖積累模塊接收第,個(gè)回波周期數(shù)據(jù)包1 ,其中為自然數(shù)，數(shù)據(jù)包中包含的第Λ個(gè)采樣點(diǎn)數(shù)據(jù)為戰(zhàn)(勾，其中i =1,2,3,…， ；54在單個(gè)回波周期內(nèi)對(duì)接收到的回波數(shù)據(jù)包Dii利用公式(1)在第一脈沖積累模塊中進(jìn)行處理，當(dāng)Dii處理完成后，在單個(gè)回波周期上就得到經(jīng)過了脈沖積累算法后的回波數(shù)據(jù)包Ββ,公式(1)如下1場(chǎng)一1DQi(J) = — Σ dW + 餓)，J H“而”h + 其中，DQi(J)表示經(jīng)過脈沖積累后第ι個(gè)回波周期數(shù)據(jù)包Οβ中的第個(gè)采樣點(diǎn)數(shù)據(jù)；55輸入下一個(gè)回波數(shù)據(jù)包Diiri ,重復(fù)S3 S4，直到產(chǎn)生回波數(shù)據(jù)包DQ ,其中 i > + ^ ；56對(duì)S5得出的回波數(shù)據(jù)包DG利用公式(2)在同頻干擾抑制模塊中進(jìn)行處理，當(dāng)m處理完成后，就得到了經(jīng)過同頻干擾抑制算法處理后的回波數(shù)據(jù)包■〗，公式(2)如下DPi(J) = MlNlDQi(J),￡)Q_j(j),,DQi^ (J)], j = 1,2,..., - +!其中￡巧(/)表示經(jīng)過同頻干擾抑制后的第 個(gè)回波周期數(shù)據(jù)包￡)巧中的第」個(gè)采樣點(diǎn)數(shù)據(jù)，為同頻干擾抑制處理時(shí)的參考單元，min[]表示取括號(hào)內(nèi)數(shù)中的最小值；S7:在當(dāng)前回波周期和相鄰的前約-1個(gè)連續(xù)回波周期間，對(duì)S6得出的回波數(shù)據(jù)包利用公式(3)在第二脈沖積累模塊中進(jìn)行處理，得到回波數(shù)據(jù)包，當(dāng)m處理完成后， 就得到了經(jīng)過脈沖積累算法處理后的回波數(shù)據(jù)包DSi ,公式(3)如下
2.根據(jù)權(quán)利要求1所述的一種基于FPGA的船用雷達(dá)抗干擾處理方法，其特征在于第一脈沖積累模塊包括由巧-1個(gè)寄存器錢 A^1串聯(lián)構(gòu)成的具有流水線結(jié)構(gòu)的第一寄存器組，由約-1個(gè)加法器組成的第一加法器組和第一除法器，其中單個(gè)寄存器的位寬為><% ； 所述的第一寄存器組與第一加法器組連接，所述的第一加法器組與第一除法器連接；把第一寄存器組中馬的輸入采樣和第一寄存器組中A D1^的輸出采樣點(diǎn) ΒΙ,Ο+η,-η^ΒΙ,Ο+η,- )^…、DIi(J)總共巧個(gè)采樣點(diǎn)輸入第一加法器組，再把第一加法器組的輸出結(jié)果作為被除數(shù)輸入第一除法器，第一除法器的除數(shù)為約，然后第一除法器的輸出結(jié)果就為 βC/)。
3.根據(jù)權(quán)利要求1所述的一種基于FPGA的船用雷達(dá)抗干擾處理方法，其特征在于同頻干擾抑制模塊包括由約+ S"!個(gè)存儲(chǔ)單元腿^ ■一 3-i串聯(lián)組成的一個(gè)具有流水線結(jié)構(gòu)的RAiM組、. + 個(gè)同步器巧-rSj+S3組成的同步器組、 個(gè)比較器q 組成的第一比較器組，其中單個(gè)iMM的位寬為W0 ,深度為 -約+ l,同步器Tv由>h + - V個(gè)寄存器串聯(lián)組成^=1、2、..、 2 + 3 ;所述的組與同步器組連接，所述的同步器組與第一比較器組連接，即把組中的AWi1的輸入端連接到同步器組的同步器T1上,把RAMk_x的輸出端連在同步器組的？！同步器，A= 2>3、...、^+ ,把同步器^ Tr+r H接到第一比較器組中的比較器G上，比較器C；輸出值￡}iU+1C/)是輸入值中的最小值，廣=1、2、.·.、Itln ο
4.根據(jù)權(quán)利要求1所述的一種基于FPGA的船用雷達(dá)抗干擾處理方法，其特征在于第二脈沖積累模塊包括由個(gè)加法器組成的第二加法器組和第二除法器；所述第二加法器組與第二除法器組連接，從同頻干擾抑制模塊傳輸過來的并行數(shù)據(jù)DPi(J) A^Wi1(J)、…、OFi^U)通過第二加法器組進(jìn)行相加后的輸出作為一個(gè)被除數(shù)通過第二除法器，第二除法器的除數(shù)為 ，然后得到的輸出就為DSiC/)。
5.根據(jù)權(quán)利要求1所述的一種基于FPGA的船用雷達(dá)抗干擾處理方法，其特征在于恒虛警模塊包括由 個(gè)寄存器A 串聯(lián)組成的具有流水線結(jié)構(gòu)的第二寄存器組、個(gè)加法器組成的第三加法器組、第三除法器、第一減法器和第一比較器，其中單個(gè)寄存器的位寬為％，所述的第二寄存器組與第三加法器組連接，所述第二寄存器組與第一減法器連接，所述的第三加法器組和第三除法器連接，所述的第三除法器與第一減法器連接，所述的第二寄存器組與第一減法器連接，所述的第一減法器與第一比較器連接；把第二寄存器組中 D1 的輸入 ZiS^+ )和 A D3i4^l ^ Dtk^l 的輸出 ￡)5^+ -l)、US^ + —2) 、...、DSfy+ ^/2+1) , DSfy+ /2-1)、DSiIq + ^ / 2— 2)、...、DSfy),總共 個(gè)采樣點(diǎn)輸入到第三加法器組中，并把第三加法器組的輸出作為被除數(shù)輸入到第三除法器，第三除法器的除數(shù)為然后再把第二寄存器組中Am2的輸出￡^(￠+ /2)作為被減數(shù)輸入到第一減法器，把第三除法器的輸出作為減數(shù)輸入到第一減法器，再把第一減法器的輸出輸入到第一比較器中與0進(jìn)行比較，最后輸出較大值，這樣第一比較器的輸出就是Dff^)。
6.根據(jù)權(quán)利要求1所述的一種基于FPGA的船用雷達(dá)抗干擾處理方法，其特征在于恒虛警模塊包括由，個(gè)寄存器A 串聯(lián)組成的具有流水線結(jié)構(gòu)的第三寄存器組、/2-1 個(gè)加法器組成的第四加法器組、 /2-1個(gè)加法器組成的第五加法器組、第二比較器、第四除法器、第二減法器和第三比較器，其中單個(gè)寄存器的位寬為刊，所述的第三寄存器組與第四加法器組連接，所述的第三寄存器組與第五加法器組連接，所述第三寄存器組與第二減法器連接，所述第四加法器組與第二比較器連接，所述第五加法器組與第二比較器連接， 所述第二比較器和第四除法器連接，所述第四除法器與第二減法器連接，所述第二減法器與第三比較器連接。
7.根據(jù)權(quán)利要求6所述的一種基于FPGA的船用雷達(dá)抗干擾處理方法，其特征在于把第三寄存器組中A的輸入孤徹+ )和A A4^1的輸出￡35^ + -1)、Λ5^ + -2)、...、ds^+V2+I)輸入第四加法器組中，同時(shí)把第三寄存器組中的4^+1 化的輸也DSfy+ 2- )、DSfy + 2 - 2)、…、I^iO )送入由第五加法器組中，然后把第四和第五加法器組的輸出送入第二比較器中，選取最大值作為被除數(shù)輸入到第四除法器，第四除法器的除數(shù)為 /2 ，然后再把第三寄存器組中A^的輸出作為被減數(shù)輸入到第二減法器，把第四除法器的輸出作為減數(shù)輸入到第二減法器進(jìn)行減法運(yùn)算后，再把第二減法器的輸出輸入到第三比較器中與O進(jìn)行比較，輸出較大值，這樣得到的輸出就是Γ_〗⑷。
8.根據(jù)權(quán)利要求6所述的一種基于FPGA的船用雷達(dá)抗干擾處理方法，其特征在于把第三寄存器組中A的輸入￡^ + )和A A4^1的輸出β ;( + - )、Λ^<^+ -2)、…、￡塔(？+ /2 + ；1)輸入第四加法器組中，同時(shí)把第三寄存器組中的 的輸出￡^0 + /2-1)、DSK + /2-幻、…、/^⑷送入由第五加法器組中，然后把第四加法器組和第五加法器組的輸出送入第二比較器中，選取最小值作為被除數(shù)輸入到第四除法器，第四除法器的除數(shù)為 /2 ，然后再把第三寄存器組中的輸出作為被減數(shù)輸入到第二減法器，把第四除法器的輸出作為減數(shù)輸入到第二減法器進(jìn)行減法運(yùn)算后，再把第二減法器的輸出輸入到第三比較器中與O進(jìn)行比較，輸出較大值，這樣得到的輸出就是 DWfy)。
全文摘要
本發(fā)明選擇了3種不同的雜波抑制算法，其中，脈沖積累算法抑制回波信號(hào)中的隨機(jī)噪聲信號(hào)，同頻干擾抑制算法抑制回波信號(hào)中的同頻干擾信號(hào)，恒虛警算法抑制回波信號(hào)中的雨雪雜波干擾信號(hào)，并基于FPGA搭建雜波抑制算法平臺(tái)。同時(shí)，因?yàn)椴捎肍PGA這種實(shí)現(xiàn)方式，即使得數(shù)據(jù)處理速度達(dá)到100M/s，有效的提高了數(shù)據(jù)處理的實(shí)時(shí)性，又提高了本發(fā)明的可重構(gòu)性和普適性，能夠適應(yīng)各種不同的環(huán)境。
文檔編號(hào)G01S7/36GK102323569SQ20111023261
公開日2012年1月18日 申請(qǐng)日期2011年8月15日 優(yōu)先權(quán)日2011年8月15日
發(fā)明者冉元進(jìn), 敬潔, 李宏波, 李 浩, 田丹, 羅長(zhǎng)陽, 鄢林, 陳鬧, 陶吉懷 申請(qǐng)人:寧波成電泰克電子信息技術(shù)發(fā)展有限公司