專利名稱：時(shí)間寬度測(cè)定裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種時(shí)間寬度測(cè)定裝置，特別涉及一種對(duì)被測(cè)定信號(hào)的脈沖時(shí)間寬度進(jìn)行測(cè)定的時(shí)間寬度測(cè)定裝置。
背景技術(shù)：
在對(duì)數(shù)字電路進(jìn)行檢查的過(guò)程中，較為理想的是以盡可能高的精度，測(cè)定例如被測(cè)定信號(hào)中所含的脈沖的寬度或延遲時(shí)間等的時(shí)間寬度。作為現(xiàn)有技術(shù)，已有文獻(xiàn)1 (佐野、片野、巖坪、新免、“時(shí)間間隔分析器TA320”、橫河技報(bào)Vol. 41No. 1(1997))所公開的技術(shù)。對(duì)于該現(xiàn)有技術(shù)而言，例如為了測(cè)定具有時(shí)間寬度T的被測(cè)定信號(hào)的脈寬，如圖 7A 圖7D所示，使用具有規(guī)定時(shí)鐘頻率的基準(zhǔn)時(shí)鐘來(lái)計(jì)數(shù)被測(cè)定信號(hào)的上升緣與下降緣之間的時(shí)間。另外，由于被測(cè)定信號(hào)和基準(zhǔn)時(shí)鐘不同步，所以在測(cè)定開始及結(jié)束的邊緣處會(huì)產(chǎn)生比基準(zhǔn)時(shí)鐘的周期更短的“片段時(shí)間”。該片段時(shí)間，通過(guò)在進(jìn)行τ/v(時(shí)間/電壓)轉(zhuǎn)換之后進(jìn)行A/D轉(zhuǎn)換來(lái)測(cè)定。因此，若將被測(cè)定信號(hào)的脈寬設(shè)為T，將基準(zhǔn)時(shí)鐘的時(shí)鐘頻率設(shè)為、，將計(jì)數(shù)得出的基準(zhǔn)時(shí)鐘的個(gè)數(shù)設(shè)為n，將在測(cè)定開始及結(jié)束的邊緣處產(chǎn)生的片段時(shí)間和一個(gè)周期的時(shí)鐘相加所得的時(shí)間(片段脈沖時(shí)間)分別設(shè)為Ta、Tb，則可以通過(guò)以下的式子求出T。T = η · t0+(Ta-Tb)

發(fā)明內(nèi)容
近年來(lái)，隨著數(shù)字電路的高速化，在半導(dǎo)體裝置的檢查方面需要納秒(nsec)至數(shù)十皮秒(psec)的分解能力。為了提高分解能力，只要提高上述現(xiàn)有技術(shù)中的基準(zhǔn)時(shí)鐘的時(shí)鐘頻率即可。但是，目前用在時(shí)間寬度測(cè)定中的高速處理用IC的時(shí)鐘頻率至高不過(guò)數(shù)百兆赫茲(MHz)，因此，若通過(guò)提高基準(zhǔn)時(shí)鐘的時(shí)鐘頻率來(lái)提高分解能力，則其自身存在極限。因此，本發(fā)明的目的在于提高時(shí)間寬度測(cè)定中的分解能力。一種時(shí)間寬度測(cè)定裝置，包括基準(zhǔn)時(shí)鐘產(chǎn)生單元⑵，以已知的時(shí)鐘頻率產(chǎn)生時(shí)鐘信號(hào)；和采樣單元(31)，基于所述時(shí)鐘信號(hào)對(duì)被測(cè)定信號(hào)進(jìn)行采樣，并輸出數(shù)字信號(hào)；和轉(zhuǎn)換單元(32)，對(duì)所述采樣單元(31)采樣所得的所述數(shù)字信號(hào)進(jìn)行串行/并行轉(zhuǎn)換，輸出規(guī)定比特位的并行信號(hào)；和存儲(chǔ)單元，存儲(chǔ)從所述轉(zhuǎn)換單元(3 輸出的所述并行信號(hào)；和計(jì)算單元(5)，基于所述存儲(chǔ)單元中所存儲(chǔ)的所述并行信號(hào)，計(jì)算所述被測(cè)定信號(hào)中所含的時(shí)間寬度。


圖1是表示本發(fā)明的實(shí)施例所涉及的時(shí)間寬度測(cè)定裝置的結(jié)構(gòu)的圖。圖2A 圖2D是對(duì)可以作為測(cè)定對(duì)象的時(shí)間寬度的例子進(jìn)行說(shuō)明的圖。圖3是表示本發(fā)明的實(shí)施例所涉及的時(shí)間寬度測(cè)定裝置中的串并轉(zhuǎn)換器的結(jié)構(gòu)的圖。圖4A 圖4D是對(duì)本發(fā)明的實(shí)施例所涉及的時(shí)間寬度測(cè)定裝置內(nèi)的信號(hào)處理進(jìn)行說(shuō)明的圖。圖5是對(duì)本發(fā)明的實(shí)施例所涉及的時(shí)間寬度測(cè)定裝置中的存儲(chǔ)器的數(shù)據(jù)結(jié)構(gòu)的一例進(jìn)行說(shuō)明的圖。圖6是對(duì)用在本發(fā)明的實(shí)施例所涉及的時(shí)間寬度測(cè)定裝置中的附加有超高速通信功能的FPGA的一例進(jìn)行說(shuō)明的圖。圖7A 圖7D是對(duì)現(xiàn)有技術(shù)進(jìn)行說(shuō)明的圖。
具體實(shí)施例方式以下，參照

本發(fā)明的實(shí)施例。本發(fā)明的實(shí)施例所涉及的時(shí)間寬度測(cè)定裝置是測(cè)定脈寬(脈沖的時(shí)間寬度)的裝置，圖1表示該時(shí)間寬度測(cè)定裝置的一個(gè)結(jié)構(gòu)例。<時(shí)間寬度測(cè)定裝置的結(jié)構(gòu)>本實(shí)施例所涉及的時(shí)間寬度測(cè)定裝置包括輸入電路1、基準(zhǔn)時(shí)鐘產(chǎn)生源(基準(zhǔn)時(shí)鐘產(chǎn)生單元)2、串并轉(zhuǎn)換器3、存儲(chǔ)器(存儲(chǔ)單元)4、運(yùn)算電路(MPU、計(jì)算單元)5、控制電路 (控制單元)6以及計(jì)數(shù)器(計(jì)數(shù)單元)7。輸入電路1，是將被測(cè)定信號(hào)(脈沖信號(hào))a輸入至串并轉(zhuǎn)換器3的串行輸入端子的電路?；鶞?zhǔn)時(shí)鐘產(chǎn)生源2，是以已知的時(shí)鐘頻率(f。1()。k)產(chǎn)生時(shí)鐘信號(hào)，并將該時(shí)鐘信號(hào)輸入至串并轉(zhuǎn)換器3的時(shí)鐘輸入端的電路。串并轉(zhuǎn)換器3，是基于來(lái)自基準(zhǔn)時(shí)鐘產(chǎn)生源2的時(shí)鐘信號(hào)對(duì)被測(cè)定信號(hào)a進(jìn)行采樣，同時(shí)對(duì)采樣所得的數(shù)字信號(hào)進(jìn)行串行/并行轉(zhuǎn)換，輸出規(guī)定比特位(以下設(shè)為“η比特”(其中，η為2以上的整數(shù)))的并行信號(hào)c的電路。存儲(chǔ)器 4，是存儲(chǔ)由串并轉(zhuǎn)換器3輸出的并行信號(hào)c的電路。運(yùn)算電路(MPU) 5，是基于存儲(chǔ)在存儲(chǔ)器4中的并行信號(hào)來(lái)計(jì)算被測(cè)定信號(hào)a的脈寬(時(shí)間寬度)的電路?？刂齐娐?，是控制存儲(chǔ)器4，使存儲(chǔ)器4不存儲(chǔ)從串并轉(zhuǎn)換器3輸出的并行信號(hào)c中的以下并行信號(hào)的電路，該并行信號(hào)的全部的值均相同，且該值(例如，本次輸出的并行信號(hào)的前頭Ctll)與上一次輸出的并行信號(hào)的最后的值Cltl相同。計(jì)數(shù)器7，是對(duì)時(shí)鐘CL進(jìn)行計(jì)數(shù)的電路，該時(shí)鐘CL是對(duì)來(lái)自基準(zhǔn)時(shí)鐘產(chǎn)生源2的時(shí)鐘信號(hào)進(jìn)行l(wèi)/η分頻所得的時(shí)鐘。此處，作為時(shí)間寬度測(cè)定的一例，對(duì)測(cè)定2個(gè)脈沖信號(hào)之間的延遲時(shí)間的例子進(jìn)行說(shuō)明。本實(shí)施例中的輸入電路1是輸出具有相當(dāng)于2個(gè)脈沖信號(hào)(INPUT1、INPUT2)之間的延遲時(shí)間(tdelay)(參照?qǐng)D2A)的脈寬的信號(hào)作為被測(cè)定信號(hào)的電路。具體而言，如圖1所示，輸入電路1包括2個(gè)比較器IlaUlb ；邊緣選擇器12，分別檢測(cè)所述比較器IlaUlb的輸出邊緣；觸發(fā)電路13，輸出具有與檢測(cè)出的邊緣間隔相當(dāng)?shù)臅r(shí)間寬度的脈沖信號(hào)。此外，在本實(shí)施例中，雖然示例了用以測(cè)定延遲時(shí)間的輸入電路1，但是通過(guò)適當(dāng)?shù)剡x擇恰當(dāng)?shù)妮斎腚娐?，如圖2B 圖2D所示，除了可以測(cè)定延遲時(shí)間以外，還可以測(cè)定上升時(shí)間(tr)及下降時(shí)間(tf)(圖2B)、0N時(shí)間(ton)、0FF時(shí)間(t。ff)、占空比(占空比=t。n/ (t。n+t。ff) X 100(% ))(圖 2C)、周期(Tperiod)、頻率(F = l/Tperiod)(圖 2D)?；鶞?zhǔn)時(shí)鐘產(chǎn)生源2具有超高速的時(shí)鐘頻率(f&J。時(shí)間寬度測(cè)定的分解能力為該時(shí)鐘頻率(f&J的倒數(shù)。此外，基準(zhǔn)時(shí)鐘產(chǎn)生源2的時(shí)鐘頻率(f&J可根據(jù)所需的分解能力來(lái)任意地決定。因此，例如為了獲得Ins的分解能力，需要將基準(zhǔn)時(shí)鐘的時(shí)鐘頻率(f&J設(shè)為IGHz以上。例如在用于檢查半導(dǎo)體元件的情況下，優(yōu)選設(shè)為3GHz以上的時(shí)鐘頻率。如圖3所示，串并轉(zhuǎn)換器3包括采樣部(采樣單元)31，基于來(lái)自基準(zhǔn)時(shí)鐘產(chǎn)生源2的時(shí)鐘信號(hào)對(duì)被測(cè)定信號(hào)進(jìn)行采樣，并輸出數(shù)字信號(hào)；轉(zhuǎn)換部(轉(zhuǎn)換單元)32，對(duì)采樣部31采樣所得的數(shù)字信號(hào)進(jìn)行串行/并行轉(zhuǎn)換，輸出η比特的并行信號(hào)。圖4Α 圖4D是對(duì)作為一例的η = 10的時(shí)間寬度測(cè)定裝置內(nèi)的信號(hào)處理進(jìn)行說(shuō)明的圖，更具體而言是對(duì)串并轉(zhuǎn)換器3中的信號(hào)處理進(jìn)行說(shuō)明的圖。該圖表示了以下情況， 與來(lái)自基準(zhǔn)時(shí)鐘產(chǎn)生源2的時(shí)鐘信號(hào)同步，對(duì)被測(cè)定信號(hào)a進(jìn)行采樣，對(duì)所獲得的串行數(shù)字信號(hào)b進(jìn)行串行/并行轉(zhuǎn)換，將其轉(zhuǎn)換成10比特的并行信號(hào)。首先，由串并轉(zhuǎn)換器3基于來(lái)自基準(zhǔn)時(shí)鐘產(chǎn)生源2的時(shí)鐘信號(hào)對(duì)被測(cè)定信號(hào)a(圖 4A)進(jìn)行采樣。其結(jié)果，對(duì)應(yīng)被測(cè)定信號(hào)a的狀態(tài)(“H”或“L”)獲得“1”(或者“H”，以下表示為“H”)或“0”(或者“L”，以下表示為“L”)的數(shù)字信號(hào)(參照?qǐng)D4B)。通過(guò)對(duì)該數(shù)字信號(hào)進(jìn)行串行/并行轉(zhuǎn)換，獲得η比特(n = 10)的并行信號(hào)c (圖4C)。這些并行信號(hào)c被依次輸入至存儲(chǔ)器4以及控制電路6中。另外，串并轉(zhuǎn)換器3對(duì)來(lái)自基準(zhǔn)時(shí)鐘產(chǎn)生源2的時(shí)鐘信號(hào)進(jìn)行l(wèi)/η分頻，將與并行信號(hào)同步的時(shí)鐘頻率為f—k/n的時(shí)鐘信號(hào)CL供應(yīng)至后段的電路，即，供應(yīng)至存儲(chǔ)器4、運(yùn)算電路(MPU)5、控制電路6以及計(jì)數(shù)器7等。因此，串并轉(zhuǎn)換器3后段的電路以比基準(zhǔn)時(shí)鐘產(chǎn)生源2所提供的時(shí)鐘信號(hào)的時(shí)鐘頻率更慢的f^-k/n的時(shí)鐘頻率工作。在本實(shí)施例中，計(jì)數(shù)器7通過(guò)對(duì)來(lái)自基準(zhǔn)時(shí)鐘源2的時(shí)鐘信號(hào)進(jìn)行l(wèi)/η分頻所得的時(shí)鐘CL進(jìn)行計(jì)數(shù)，實(shí)現(xiàn)對(duì)從串并轉(zhuǎn)換器3輸出的并行信號(hào)的個(gè)數(shù)d(參照?qǐng)D4D)進(jìn)行計(jì)數(shù)。以此方式計(jì)數(shù)得出的并行信號(hào)的個(gè)數(shù)與并行信號(hào)相關(guān)聯(lián)地存儲(chǔ)在存儲(chǔ)器4中。控制電路6是使存儲(chǔ)器4不存儲(chǔ)從串并轉(zhuǎn)換器3輸出的并行信號(hào)中的以下并行信號(hào)的控制單元，該并行信號(hào)的全部的值均相同，且該值(例如，本次輸出的并行信號(hào)的前頭 c01)與上一次輸出的并行信號(hào)的最后的值Cltl相同。即，該控制電路6使存儲(chǔ)器4存儲(chǔ)具有從“H”變成“L”或從“L”變成“H”的轉(zhuǎn)換點(diǎn)的并行信號(hào)，而使存儲(chǔ)器4不存儲(chǔ)出現(xiàn)在具有轉(zhuǎn)換點(diǎn)的2個(gè)并行信號(hào)之間且全部的值均相同(S卩，僅包含“H”或“L”)的并行信號(hào)。此處，關(guān)于“具有轉(zhuǎn)換點(diǎn)的并行信號(hào)”，構(gòu)成該并行信號(hào)的η比特中的一部分為 1( “H”)其余部分為0( “L”)的情況毋庸置疑，即使當(dāng)構(gòu)成該并行信號(hào)的η比特全部為相同值時(shí)，該并行信號(hào)與該并行信號(hào)之前的并行信號(hào)之間存在轉(zhuǎn)換點(diǎn)的情況仍符合“具有轉(zhuǎn)換點(diǎn)的并行信號(hào)”。在本實(shí)施例中，如圖1所示，在以下四種情況下使存儲(chǔ)器4存儲(chǔ)本次的并行信號(hào)， 該四種情況是時(shí)間上相連續(xù)的2個(gè)并行信號(hào)中，前一次最末尾的比特為“H”且本次前頭的比特為“L”的情況(STATE Α)；前一次最末尾的比特為“L”且本次前頭的比特為“H”的情況(STATE B)；本次的并行信號(hào)全部為非“H”的情況(STATE C)；本次的并行信號(hào)全部為非“L，，的情況(STATE D)。總之，僅在并行信號(hào)的變化處具有轉(zhuǎn)換點(diǎn)的情況(上述STATE A以及STATE B)和在并行信號(hào)的中途具有轉(zhuǎn)換點(diǎn)的情況下(上述STATE C以及STATE D)，使存儲(chǔ)器4存儲(chǔ)并行信號(hào)和至今為止的并行信號(hào)的個(gè)數(shù)，而使存儲(chǔ)器4不存儲(chǔ)出現(xiàn)在具有轉(zhuǎn)換點(diǎn)的兩個(gè)并行信號(hào)之間且全部的值均相同、即僅包含“H”或“L”的并行信號(hào)。在本實(shí)施例中，如圖1所示，控制電路6包括η比特的鎖存電路61、檢測(cè)電路62、 63、OR電路64以及AND電路65。鎖存電路61根據(jù)經(jīng)1/n分頻所得的時(shí)鐘CL來(lái)鎖存從串并轉(zhuǎn)換器3輸入的并行信號(hào)c，將鎖存后的并行信號(hào)c的最后的比特Cltl輸出至檢測(cè)電路(第2檢測(cè)單元)62。鎖存電路61所鎖存的并行信號(hào)c是同時(shí)從串并轉(zhuǎn)換器3輸出的并行信號(hào)c的前1個(gè)時(shí)鐘(緊前)的并行信號(hào)。將前者即鎖存電路61所鎖存的并行信號(hào)c稱為“上一次的并行信號(hào)c”， 將后者即同時(shí)從串并轉(zhuǎn)換器3輸出的并行信號(hào)c稱為“本次的并行信號(hào)C”。檢測(cè)電路(第2檢測(cè)單元)62檢測(cè)出從串并轉(zhuǎn)換器3輸入的本次的并行信號(hào)c前頭的比特的值Ctll、和從鎖存電路61輸入的上一次的并行信號(hào)c最后的比特的值Cltl并不相同，將檢測(cè)信號(hào)輸出至OR電路64。S卩，該檢測(cè)電路62檢測(cè)STATE A以及STATE B。檢測(cè)STATE A的電路由NOT電路6 和AND電路6 所構(gòu)成。AND電路6 將上一次的并行信號(hào)c最后的比特，和經(jīng)NOT電路6 反轉(zhuǎn)的本次的并行信號(hào)c前頭的比特作為輸入，在這2個(gè)輸入均為“H”時(shí)輸出“H”。從AND電路62b輸出的“H”信號(hào)成為STATE A 的檢測(cè)信號(hào)。檢測(cè)STATE B的電路由NOT電路62c和AND電路62d所構(gòu)成。AND電路62d將經(jīng) NOT電路62c反轉(zhuǎn)的上一次的并行信號(hào)c最后的比特，和本次的并行信號(hào)c前頭的比特作為輸入，在這兩個(gè)輸入均為“H”時(shí)輸出“H”。從AND電路62d輸出的“H”信號(hào)成為STATE B 的檢測(cè)信號(hào)。檢測(cè)電路(第一檢測(cè)單元)63檢測(cè)出從串并轉(zhuǎn)換器3輸入的本次的并行信號(hào)c全部的比特并非是相同值，將檢測(cè)信號(hào)輸出至OR電路64。S卩，該檢測(cè)電路63檢測(cè)STATE C以及 STATE D0檢測(cè)STATE C的電路由AND電路63a和NOT電路6 所構(gòu)成。AND電路63a將本次的并行信號(hào)c作為輸入，在全部比特均為“H”時(shí)輸出“H”，只要有1個(gè)“L”的比特，則輸出“L”。NOT電路6 將從AND電路63a輸入的信號(hào)予以反轉(zhuǎn)并輸出該信號(hào)。從該NOT電路6 輸出的“H”信號(hào)成為STATE C的檢測(cè)信號(hào)。檢測(cè)STATE D的電路由輸入反轉(zhuǎn)型AND電路63c和NOT電路63d所構(gòu)成。輸入反轉(zhuǎn)型AND電路63c將本次的并行信號(hào)c作為輸入，在全部比特均為“L”時(shí)輸出“H”，只要有 1個(gè)“H”的比特，則輸出“L”。NOT電路63d將從輸入反轉(zhuǎn)型AND電路63c輸入的信號(hào)進(jìn)行反轉(zhuǎn)并輸出。從該NOT電路63d輸出的“H”信號(hào)成為STATE D的檢測(cè)信號(hào)。OR電路(寫入控制信號(hào)輸出單元)64連接在檢測(cè)電路62、63的后段，由檢測(cè)電路 62、63檢測(cè)STATE A D，從檢測(cè)電路62、63中的至少一個(gè)電路輸入檢測(cè)信號(hào)(“H”)之后， 將“H”的寫入控制信號(hào)(使能信號(hào))輸出至AND電路65。在未從檢測(cè)電路62、63輸入檢測(cè)信號(hào)的情況下，即，在全部的輸入為“L”的情況下，輸出“L”的寫入控制信號(hào)。AND電路65將OR電路64的輸出和START端子的輸出作為輸入，在START端子被設(shè)為“H”電平而開始測(cè)定之后，將來(lái)自O(shè)R電路64的寫入控制信號(hào)輸出至存儲(chǔ)器4的“WRITE ENABLE”端子。此外，該AND電路65由于與控制電路6的本質(zhì)功能無(wú)關(guān)，所以其并非是本發(fā)明所必須的要素。此外，此處所說(shuō)明的控制電路6的結(jié)構(gòu)僅為一例，也可由其他結(jié)構(gòu)實(shí)現(xiàn)同樣的功能。例如，將檢測(cè)電路(第二檢測(cè)單元)62設(shè)為檢測(cè)出本次的并行信號(hào)c前頭的比特的值 cOl、和上一次的并行信號(hào)c最后的比特的值ClO相同的電路。另外，將檢測(cè)電路(第一檢測(cè)單元)63設(shè)為檢測(cè)出本次的并行信號(hào)c全部的比特均為相同值的電路。而且，將OR電路 (寫入控制信號(hào)輸出單元)64替換成AND電路，將NOT電路連接在該AND電路的后段，將AND 電路的輸出進(jìn)行反轉(zhuǎn)并輸出至AND電路65。根據(jù)此種結(jié)構(gòu)，可以實(shí)現(xiàn)與上述控制電路6相同的功能。另外，通過(guò)軟件使MPU工作，由此也可以實(shí)現(xiàn)控制電路6的功能。存儲(chǔ)器4存儲(chǔ)具有轉(zhuǎn)換點(diǎn)的并行信號(hào)的同時(shí)，關(guān)聯(lián)地存儲(chǔ)至此為止由計(jì)數(shù)器7計(jì)數(shù)所得的并行信號(hào)的個(gè)數(shù)。該存儲(chǔ)器4能夠在向“WRITEENABLE”端子的寫入控制信號(hào)“H” 時(shí)，存儲(chǔ)(寫入)所輸入的并行信號(hào)和并行信號(hào)的個(gè)數(shù)。圖5表示此種存儲(chǔ)器4的數(shù)據(jù)結(jié)構(gòu)的一例。在圖5中，“C”欄表示并行信號(hào)，“d” 欄表示測(cè)定開始(START)之后由串并轉(zhuǎn)換器3輸出的并行信號(hào)的個(gè)數(shù)。因此，該并行信號(hào)的個(gè)數(shù)，可以理解成表示測(cè)定開始之后的該并行信號(hào)的生成順序。例如，在通過(guò)串并轉(zhuǎn)換器3輸出圖4C所示的并行信號(hào)c的情況下，如圖5所示，并行信號(hào)c中，包含H/L的轉(zhuǎn)換點(diǎn)的d =第0個(gè)、第1個(gè)以及第3個(gè)并行信號(hào)與其個(gè)數(shù)d相關(guān)聯(lián)地存儲(chǔ)在存儲(chǔ)器4中。另一方面，d=第2個(gè)的并行信號(hào)全部的比特均為“L”，且其前后的d = 1的并行信號(hào)和d = 3的并行信號(hào)均包含轉(zhuǎn)換點(diǎn)，因此，不存儲(chǔ)在存儲(chǔ)器4中。針對(duì)具有如此轉(zhuǎn)換點(diǎn)的并行信號(hào)，通過(guò)與測(cè)定開始(START)之后輸出的并行信號(hào)的個(gè)數(shù)相關(guān)聯(lián)地存儲(chǔ)，可以計(jì)算出在具有轉(zhuǎn)換點(diǎn)的2個(gè)并行信號(hào)之間出現(xiàn)的，且全部的值僅包含1或0的并行信號(hào)的個(gè)數(shù)。例如，在圖5所述的例子中，在d =第1個(gè)并行信號(hào)之后，接著存儲(chǔ)d =第3個(gè)并行信號(hào)，d的值不連續(xù)。因此可知在d =第1個(gè)并行信號(hào)和d =第3個(gè)并行信號(hào)之間，存在一個(gè)全部的值僅為0( “L”)的并行信號(hào)。運(yùn)算電路(MPU) 5對(duì)存儲(chǔ)在存儲(chǔ)器4中的具有轉(zhuǎn)換點(diǎn)的并行信號(hào)中所含的“H”的個(gè)數(shù)(X)進(jìn)行計(jì)數(shù)。另外，基于與存儲(chǔ)在存儲(chǔ)器4中的并行信號(hào)的個(gè)數(shù)相關(guān)的信息d，對(duì)在具有轉(zhuǎn)換點(diǎn)的2個(gè)并行信號(hào)之間出現(xiàn)的，且全部的值僅包含1或0的并行信號(hào)的個(gè)數(shù)(y) 進(jìn)行計(jì)數(shù)。而且，運(yùn)算電路(MPU)5根據(jù)已知的時(shí)鐘頻率(f&J和并行信號(hào)的長(zhǎng)度(η比特)， 通過(guò)以下的運(yùn)算式計(jì)算并輸出被測(cè)定信號(hào)中所含的脈沖的時(shí)間寬度Τ。T = (χ+η · y) · (l/fclock) ......式(1)在本實(shí)施例中，對(duì)存在于從“L”變成“H”的轉(zhuǎn)換點(diǎn)到接下來(lái)的從“H”變成“L”的轉(zhuǎn)換點(diǎn)的“H”的個(gè)數(shù)(χ)進(jìn)行計(jì)數(shù)。當(dāng)具有某轉(zhuǎn)換點(diǎn)的并行信號(hào)和具有接下來(lái)的轉(zhuǎn)換點(diǎn)的并行信號(hào)不一樣時(shí)，即，當(dāng)從轉(zhuǎn)換點(diǎn)到下一個(gè)轉(zhuǎn)換點(diǎn)出現(xiàn)多個(gè)并行信號(hào)時(shí)，對(duì)出現(xiàn)在具有轉(zhuǎn)換點(diǎn)的2個(gè)并行信號(hào)之間的并行信號(hào)的個(gè)數(shù)(y)進(jìn)行計(jì)數(shù)。在圖5的例子中，在d = 0的并行信號(hào)中有從“L”變成“H”的轉(zhuǎn)換點(diǎn)，在d = 1的并行信號(hào)中有從“H”變成“L”的轉(zhuǎn)換點(diǎn)。在此情況下，對(duì)2個(gè)并行信號(hào)的“H”的個(gè)數(shù)(χ)
7CN 102193034 A
說(shuō)明書
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進(jìn)行計(jì)數(shù)，得到χ = 8。另外，對(duì)出現(xiàn)在兩個(gè)并行信號(hào)之間的并行信號(hào)的個(gè)數(shù)(y)進(jìn)行計(jì)數(shù)， 得到y(tǒng) = 0。另外，在d = 3的并行信號(hào)中有從“L”變成“H”的轉(zhuǎn)換點(diǎn)、和接下來(lái)的從“H”變成 “L”的轉(zhuǎn)換點(diǎn)。在此情況下，對(duì)d = 3的并行信號(hào)的“H”的個(gè)數(shù)(χ)進(jìn)行計(jì)數(shù)，得到χ = 4， y為0。此外，在本實(shí)施例中，運(yùn)算電路(MPU) 5對(duì)“H”進(jìn)行計(jì)數(shù)的個(gè)數(shù)作為“X”，但根據(jù)條件的不同，還有對(duì)“L”進(jìn)行計(jì)數(shù)的個(gè)數(shù)作為“X”的情況。<將通信用FPGA使用在時(shí)間寬度測(cè)定裝置中>為了實(shí)現(xiàn)上述時(shí)間寬度測(cè)定裝置，也可制成專用的集成電路(IC)用以測(cè)定時(shí)間寬度，基準(zhǔn)時(shí)鐘產(chǎn)生源2以及串并轉(zhuǎn)換器3也可利用市售的用于通信的現(xiàn)場(chǎng)可編程門陣列 (FPGA) 0目前，3GHz的基準(zhǔn)時(shí)鐘產(chǎn)生源2的時(shí)鐘頻率已得到實(shí)用。今后，只要進(jìn)一步實(shí)現(xiàn)包括串行接口的FPGA的高速化，則能夠進(jìn)一步提高時(shí)間寬度測(cè)定的分解能力。以下，說(shuō)明將通信用FPGA用在時(shí)間寬度測(cè)定中的情況。所謂FPGA，是指集成有多個(gè)通用邏輯元件并可以由外部對(duì)該元件之間的布線信息進(jìn)行設(shè)定的高集成邏輯電路。近年來(lái)，附加有超高速串行通信功能的FPGA也已有售。此種 FPGA具有對(duì)串行數(shù)據(jù)進(jìn)行串行/并行轉(zhuǎn)換而將其轉(zhuǎn)換成例如10比特左右的并行信號(hào)的功能，此種FPGA的結(jié)構(gòu)如下由串行通信功能部發(fā)送或接收作為串行數(shù)據(jù)的通信數(shù)據(jù)，而由 FPGA的通用邏輯電路部對(duì)該并行信號(hào)進(jìn)行處理。因此，例如即使在像光通信那樣利用GHz 頻帶的超高速通信中，也只要使用串行通信功能部就可以超高速地工作，由于FPGA的通用邏輯電路部進(jìn)行并行信號(hào)處理，因此，只需串行通信功能部的十分之一以下的工作速度即可。圖6表示方框圖表示包括超高速串行接口的通信用FPGA的一個(gè)結(jié)構(gòu)例。在圖6 中，通信用FPGA包括相當(dāng)于接收(Rx)總線的通信用FPGA接收信道100和FPGA構(gòu)架200。其中，通信用FPGA接收信道100包括級(jí)聯(lián)的接收PMA(Rx physicalmedium attachment。以下稱為 “RxPMA”)110、接收 PCS (Rx physical codingsublayer。以下稱為 "RxPCS")120 以及并行接口 130。此種包括超高速串行接口的通信用FPGA中，RxPMAl 10可用作本實(shí)施例所涉及的時(shí)間寬度測(cè)定裝置中的串并轉(zhuǎn)換器3。其余結(jié)構(gòu)僅使信號(hào)通過(guò)，且在時(shí)間寬度測(cè)定中不具有特殊的作用，因此省略其說(shuō)明。此外，關(guān)于包括超高速串行接口的通信用FPGA本身，例如在“‘Cyclone IV Device Handbook, Volume2', Altera Corp. , November 2009” 等中有詳細(xì)說(shuō)明。RxPMAl 10 包括 CDR(Clock Data Recovery)部 111 和串并轉(zhuǎn)換部 112。所述 CDR 部111和串并轉(zhuǎn)換部112分別作為本實(shí)施例所涉及的基準(zhǔn)時(shí)鐘產(chǎn)生源2和串并轉(zhuǎn)換器3而發(fā)揮功能。對(duì)于所謂的超高速串行通信而言，在數(shù)據(jù)發(fā)送側(cè)將時(shí)鐘重疊至數(shù)據(jù)上后發(fā)送數(shù)據(jù)，在接受側(cè)將數(shù)據(jù)和時(shí)鐘予以分離。CDR部111是用以在接收側(cè)確立時(shí)鐘的電路。該CDR 部111可以選擇將串行通信的數(shù)據(jù)讀入時(shí)鐘源作為FPGA的內(nèi)部時(shí)鐘，或作為由接收信號(hào)重新形成的外部時(shí)鐘。在用作時(shí)間寬度測(cè)定裝置的情況下，選擇內(nèi)部時(shí)鐘。串并轉(zhuǎn)換部112具有以下功能，即按照一定的比特位(例如10比特或18比特)將串行數(shù)據(jù)轉(zhuǎn)換成并行信號(hào)，并傳輸至后段的通用邏輯電路部。由于轉(zhuǎn)換成了并行信號(hào)，因此可以減小傳輸數(shù)據(jù)速度達(dá)并行化比特位的量，后段電路的工作速度減慢該量即可。例如，即使串行數(shù)據(jù)的傳輸速度為3GHz，在該串并轉(zhuǎn)換部112中將所述串行數(shù)據(jù)轉(zhuǎn)換成18比特的并行信號(hào)之后，后段電路的工作速度為166MHz。該速度對(duì)于目前的FPGA 的通用邏輯電路而言是十分寬裕的速度。<本實(shí)施例所涉及的時(shí)間寬度測(cè)量裝置的工作>具有圖1所示的結(jié)構(gòu)的本實(shí)施例所涉及的時(shí)間寬度測(cè)定裝置的工作如下所述。首先，當(dāng)如圖2A所示的2個(gè)脈沖信號(hào)分別輸入至輸入電路1的2個(gè)輸入端子 (INPUT1、INPUT2)后，得到具有與該輸入脈沖信號(hào)之間的延遲時(shí)間相對(duì)應(yīng)的脈寬的被測(cè)定信號(hào)a(參照?qǐng)D4A)。該被測(cè)定信號(hào)a輸入至串并轉(zhuǎn)換器3的串行輸入端子(SERIAL INPUT)。在串并轉(zhuǎn)換器3的采樣部31中，基于來(lái)自基準(zhǔn)時(shí)鐘產(chǎn)生源2的時(shí)鐘信號(hào)對(duì)被測(cè)定信號(hào)a進(jìn)行采樣。此時(shí)的采樣頻率與基準(zhǔn)時(shí)鐘產(chǎn)生源2的時(shí)鐘頻率(fclock)相等。其結(jié)果，對(duì)應(yīng)于被測(cè)定信號(hào)a的狀態(tài)(“H”或“L”。圖4A)得到“1”(或“H”)或者“0”(或 “L”)的數(shù)字信號(hào)。該數(shù)字信號(hào)是與來(lái)自基準(zhǔn)時(shí)鐘產(chǎn)生源2的時(shí)鐘信號(hào)同步的串行信號(hào)(參照?qǐng)D4B)。由串并轉(zhuǎn)換器3的轉(zhuǎn)換部32對(duì)該串行數(shù)字信號(hào)進(jìn)行串行/并行轉(zhuǎn)換，輸出η比特的并行信號(hào)(圖4C)。該并行信號(hào)c輸入至存儲(chǔ)器4的“DATA IN”端子，但直至START端子達(dá)到“H”電平才將該并行信號(hào)c寫入至存儲(chǔ)器4。在START端子達(dá)到“H”電平并開始測(cè)定之后，對(duì)應(yīng)于控制電路6的輸出，將寫入控制信號(hào)施加至存儲(chǔ)器4的“WRITE ENABLE”端子，僅將具有轉(zhuǎn)換點(diǎn)的并行信號(hào)存儲(chǔ)至存儲(chǔ)器 4中。此時(shí)，從測(cè)定開始到該并行信號(hào)為止所生成的并行信號(hào)的個(gè)數(shù)(該并行信號(hào)的生成順序)與該并行信號(hào)相關(guān)聯(lián)地被存儲(chǔ)(參照?qǐng)D5)。運(yùn)算電路(MPU) 5對(duì)存儲(chǔ)器4中所存儲(chǔ)的并行信號(hào)進(jìn)行分析，若存在1對(duì)0個(gè)) 具有轉(zhuǎn)換點(diǎn)的并行信號(hào)，則如上所述，對(duì)具有轉(zhuǎn)換點(diǎn)的并行信號(hào)中所含的1( “H”)的個(gè)數(shù) (X)，和出現(xiàn)在所述具有轉(zhuǎn)換點(diǎn)的2個(gè)并行信號(hào)之間的并行信號(hào)的個(gè)數(shù)(y)進(jìn)行計(jì)數(shù)，根據(jù)已知的時(shí)鐘頻率(f&J和并行信號(hào)的長(zhǎng)度(η比特)，通過(guò)式⑴計(jì)算并輸出被測(cè)定信號(hào)中所含的脈沖的時(shí)間寬度Τ。這樣，可以測(cè)定被測(cè)定信號(hào)的脈寬。在本實(shí)施例中，基于具有已知的時(shí)鐘頻率的時(shí)鐘信號(hào)，將對(duì)被測(cè)定信號(hào)進(jìn)行采樣所得的數(shù)字信號(hào)進(jìn)行串行/并行轉(zhuǎn)換，轉(zhuǎn)換成并行信號(hào)，基于該并行信號(hào)計(jì)算出被測(cè)定信號(hào)中所含的時(shí)間寬度。因此，可以提高用于采樣的時(shí)鐘頻率，另一方面，可以使基于并行信號(hào)計(jì)算出時(shí)間寬度的存儲(chǔ)器4及運(yùn)算電路(MPU) 5的時(shí)鐘頻率低于采樣的時(shí)鐘頻率。S卩，與采樣和串行/并行轉(zhuǎn)換相關(guān)的基準(zhǔn)時(shí)鐘產(chǎn)生源2及串并轉(zhuǎn)換器3與其后段的關(guān)于時(shí)間寬度計(jì)算的運(yùn)算電路(MPU)5相比，可以實(shí)現(xiàn)超高速化，因此，通過(guò)提高用于采樣的時(shí)鐘頻率，可以提高時(shí)間寬度測(cè)定中的分解能力。而且，由于對(duì)被測(cè)定信號(hào)進(jìn)行采樣所得的數(shù)字信號(hào)進(jìn)行串行/并行轉(zhuǎn)換得到并行信號(hào)，因此能夠以基準(zhǔn)時(shí)鐘產(chǎn)生源2的時(shí)鐘頻率的1/n的時(shí)鐘 CL來(lái)進(jìn)行計(jì)數(shù)等處理。另外，在本實(shí)施例中，設(shè)置控制電路6，使存儲(chǔ)器4存儲(chǔ)具有從1變成0或從0變成 1的轉(zhuǎn)換點(diǎn)的并行信號(hào)，另一方面，使存儲(chǔ)器4不存儲(chǔ)出現(xiàn)在具有轉(zhuǎn)換點(diǎn)的2個(gè)并行信號(hào)之間且全部的值均相同(即，僅包含1( “H”)或0( “L”))的并行信號(hào)。進(jìn)一步地，相關(guān)聯(lián)地存儲(chǔ)從串并轉(zhuǎn)換器3輸出的并行信號(hào)的個(gè)數(shù)和具有1與0的轉(zhuǎn)換點(diǎn)的并行信號(hào)。通過(guò)具備這種結(jié)構(gòu)，與將全部的并行信號(hào)存儲(chǔ)至存儲(chǔ)器4中來(lái)進(jìn)行處理的情況相比，可以使數(shù)據(jù)處理的速度更快。此外，現(xiàn)有技術(shù)還存在以下問(wèn)題用于測(cè)定片段時(shí)間的時(shí)間/電壓轉(zhuǎn)換電路等昂貴，而且需要安裝這些電路部件的安裝空間，但對(duì)于本實(shí)施例而言，因?yàn)闊o(wú)需時(shí)間/電壓轉(zhuǎn)換電路，所以可以降低時(shí)間寬度測(cè)定裝置的成本，可以節(jié)省空間，并可以實(shí)現(xiàn)小型化。此外，在本實(shí)施例中，雖然示例了控制電路6使存儲(chǔ)器4不存儲(chǔ)不具有1與0的轉(zhuǎn)換點(diǎn)的并行信號(hào)的例子，但是也可以使存儲(chǔ)器4存儲(chǔ)包含此種并行信號(hào)的全部的并行信號(hào)。在此情況下，首先，使控制電路6作為判別單元而發(fā)揮功能，該判別單元判別從串并轉(zhuǎn)換器3輸出的并行信號(hào)c中，除了“全部的比特的值均相同，且該值與在并行信號(hào)C2之前剛從串并轉(zhuǎn)換器3輸出的并行信號(hào)C1最后的比特的值相同的并行信號(hào)c2”之外的“具有1與 0的轉(zhuǎn)換點(diǎn)的并行信號(hào)c3”。接著，使存儲(chǔ)器4存儲(chǔ)此種并行信號(hào)c3，由計(jì)數(shù)器7對(duì)如上所述的并行信號(hào)C3時(shí)的并行信號(hào)的個(gè)數(shù)進(jìn)行計(jì)數(shù)，以及表示并行信號(hào)C3的曲線圖。運(yùn)算電路 (MPU) 5通過(guò)參照曲線圖，可以從存儲(chǔ)器4中發(fā)現(xiàn)具有1與0的轉(zhuǎn)換點(diǎn)的并行信號(hào)c3，因此， 針對(duì)該并行信號(hào)C3，可以通過(guò)使用了式(1)的上述方法來(lái)計(jì)算被測(cè)定信號(hào)中所含的時(shí)間寬度。本發(fā)明可以用在伴隨有時(shí)間寬度測(cè)量的檢查或評(píng)估等中。
10
權(quán)利要求
1.一種時(shí)間寬度測(cè)定裝置，其特征在于，包括基準(zhǔn)時(shí)鐘產(chǎn)生單元(2)，以已知的時(shí)鐘頻率產(chǎn)生時(shí)鐘信號(hào)；和采樣單元(31)，基于所述時(shí)鐘信號(hào)對(duì)被測(cè)定信號(hào)進(jìn)行采樣，并輸出數(shù)字信號(hào)；和轉(zhuǎn)換單元(32)，對(duì)所述采樣單元(31)采樣所得的所述數(shù)字信號(hào)進(jìn)行串行/并行轉(zhuǎn)換， 輸出規(guī)定比特位的并行信號(hào)；和存儲(chǔ)單元G)，存儲(chǔ)從所述轉(zhuǎn)換單元(3 輸出的所述并行信號(hào)；和計(jì)算單元(5)，基于所述存儲(chǔ)單元(4)中所存儲(chǔ)的所述并行信號(hào)，計(jì)算所述被測(cè)定信號(hào)中所含的時(shí)間寬度。
2.根據(jù)權(quán)利要求1所述的時(shí)間寬度測(cè)定裝置，其特征在于，還包括計(jì)數(shù)單元(7)，從所述轉(zhuǎn)換單元(3 輸出的所述并行信號(hào)的個(gè)數(shù)進(jìn)行計(jì)數(shù)；和控制單元(6)，使所述存儲(chǔ)單元(4)不存儲(chǔ)從所述轉(zhuǎn)換單元(3 輸出的并行信號(hào)中的以下并行信號(hào)，該并行信號(hào)的全部的比特的值均相同，且該值與在所述并行信號(hào)之前剛從所述轉(zhuǎn)換單元(3 輸出的并行信號(hào)最后的比特的值相同；其中，所述存儲(chǔ)單元(4)存儲(chǔ)從所述轉(zhuǎn)換單元(3 輸出的所述并行信號(hào)的個(gè)數(shù)、和具有1與 0的轉(zhuǎn)換點(diǎn)的并行信號(hào)；所述計(jì)算單元( 根據(jù)從所述轉(zhuǎn)換單元(3 輸出的所述并行信號(hào)的個(gè)數(shù)、從具有所述轉(zhuǎn)換點(diǎn)的所述并行信號(hào)中計(jì)數(shù)得出的1或0的個(gè)數(shù)、所述時(shí)鐘頻率以及所述并行信號(hào)的長(zhǎng)度，算出所述被測(cè)定信號(hào)中所含的時(shí)間寬度。
3.根據(jù)權(quán)利要求2所述的時(shí)間寬度測(cè)定裝置，其特征在于， 所述控制單元包括第一檢測(cè)單元(63)，檢測(cè)出所述并行信號(hào)的全部比特不為同一值的信號(hào)，并輸出該檢測(cè)信號(hào)；和第二檢測(cè)單元(62)，檢測(cè)出所述并行信號(hào)前頭的比特的值與在所述并行信號(hào)之前剛從所述轉(zhuǎn)換單元(3 輸出的并行信號(hào)最后的比特的值不為同一值的信號(hào)，并輸出該檢測(cè)信號(hào)；和寫入控制信號(hào)輸出單元(64)，當(dāng)從所述第一檢測(cè)單元(6 及所述第二檢測(cè)單元(62) 中的至少一方輸出所述檢測(cè)信號(hào)時(shí)，輸出可寫入到所述存儲(chǔ)單元的寫入控制信號(hào)。
4.根據(jù)權(quán)利要求1所述的時(shí)間寬度測(cè)定裝置，其特征在于，還包括計(jì)數(shù)單元(7)，對(duì)從所述轉(zhuǎn)換單元(3 輸出的所述并行信號(hào)的個(gè)數(shù)進(jìn)行計(jì)數(shù)；和判別單元(6)，判別從所述轉(zhuǎn)換單元(32)輸出的并行信號(hào)中，除了以下并行信號(hào)之外的具有1與0的轉(zhuǎn)換點(diǎn)的并行信號(hào)，所述并行信號(hào)為全部的比特的值均相同，且該值與在所述并行信號(hào)之前剛從所述轉(zhuǎn)換單元(3 輸出的并行信號(hào)最后的比特的值相同；其中，所述計(jì)算單元( 根據(jù)所述計(jì)數(shù)單元對(duì)具有所述轉(zhuǎn)換點(diǎn)的所述并行信號(hào)進(jìn)行計(jì)數(shù)時(shí)的所述并行信號(hào)的個(gè)數(shù)、從具有所述轉(zhuǎn)換點(diǎn)的所述并行信號(hào)中計(jì)數(shù)得出的1或0的個(gè)數(shù)、所述時(shí)鐘頻率以及所述并行信號(hào)的長(zhǎng)度，算出所述被測(cè)定信號(hào)中所含的時(shí)間寬度。
全文摘要
本發(fā)明提高時(shí)間寬度測(cè)定中的分解能力。本發(fā)明的時(shí)間寬度測(cè)定裝置包括基準(zhǔn)時(shí)鐘產(chǎn)生源(2)，以已知的時(shí)鐘頻率產(chǎn)生時(shí)鐘信號(hào)；串并轉(zhuǎn)換器(3)，基于時(shí)鐘信號(hào)對(duì)被測(cè)定信號(hào)進(jìn)行采樣，對(duì)所獲得的數(shù)字信號(hào)進(jìn)行串行/并行轉(zhuǎn)換，輸出規(guī)定的比特位的并行信號(hào)；存儲(chǔ)器(4)，存儲(chǔ)從串并轉(zhuǎn)換器(3)輸出的并行信號(hào)；運(yùn)算電路(5)，基于存儲(chǔ)器(4)中所存儲(chǔ)的并行信號(hào)，計(jì)算被測(cè)定信號(hào)中所含的時(shí)間寬度。
文檔編號(hào)G01R29/02GK102193034SQ20101026793
公開日2011年9月21日 申請(qǐng)日期2010年8月31日 優(yōu)先權(quán)日2010年3月15日
發(fā)明者石缽宗男 申請(qǐng)人:株式會(huì)社泰塞克