專利名稱：基于dsp和fpga的雷達圖像采集卡的制作方法
技術領域：
本實用新型涉及一種基于DSP和FPGA的雷達圖像采集卡，屬于雷達領域。
背景技術：
雷達圖像采集卡(簡稱雷達采集卡)是船載航行數據記錄儀的重要組成部分， 是專用的雷達接口，用于采集船舶雷達顯示器上實際顯示的全部信息。這些信息包括任 何距離圈或標志、方位標志、電子標繪符號、雷達圖、選擇的部分SENC(System Electronic Navigational Chart,系統電子導航圖)或其他電子海圖、航線計劃、導航數據、航行警報和 在顯示器上可見的雷達狀況據等。采集的信息通過一定的處理和傳送，最后儲存到數據保 護容器中，如實地再現了采集時所顯示的完整的雷達信息。 VDR雷達采集卡應采集的是雷達顯示器視頻緩存輸出的VGA模擬信號，需要將模 擬的雷達圖像信號轉換為數字的圖像信號。另一方面，對于一幅刷新率為1280X1024的雷 達圖像而言，如果雷達采集卡每15秒采集一幅圖像，連續(xù)存儲最近12小時的數字圖像信號 數據量是1280X1024X3X4X60X12 " 11. 3Gbyte，這么大的數據量，必須進行壓縮。目 前，僅用于AD采集的雷達采集卡大多利用一款高速視頻AD采集VGA模擬信號，采集到的 數字信號暫存在外部存儲器中，然后數據不經過壓縮，就利用PCI或USB或網絡傳輸到PC 機。依靠PC機的強大處理能力，進行圖像數據的壓縮，壓縮完的數據再存儲到數據保護容 器里。這種方案的最大優(yōu)點是硬件結構比較簡單，硬件開支較小，但是其主要的缺點是首 先，由于這么大的數據量，需要采用高性能的傳輸總線解決實時傳輸的問題；其次，使得PC 機的任務加重。微視圖像公司生產的V520高精度圖像采集卡就屬于這種方案。還沒有實 現在板卡上的壓縮。

實用新型內容本實用新型的目的是解決現有的雷達采集卡將未經壓縮的大量的圖像直接傳送 給PC機，沒有實現在板卡上的壓縮，導致對傳輸總線實時傳輸性能的要求過高的問題，提 供了一種基于DSP和FPGA的雷達圖像采集卡。本實用新型包括AD采樣電路、FPGA、主DSP、 R路從DSP、 G路從DSP、 B路從DSP、
主外部存儲器、R路外部存儲器、G路外部存儲器和B路外部存儲器，FPGA內部構建有R路
FIFO數據緩存器、G路FIFO數據緩存器、B路FIFO數據緩存器和控制器， AD采樣電路將采集的VGA模擬信號轉換成三路數字信號輸出，AD采樣電路的R路
數字信號輸出端與R路FIFO數據緩存器的輸入端相連，R路FIFO數據緩存器的輸出端與R
路從DSP的輸入端相連，R路從DSP的數據輸入輸出端與R路外部存儲器的數據輸入輸出
端相連， AD采樣電路的G路數字信號輸出端與G路FIFO數據緩存器的輸入端相連，G路 FIFO數據緩存器的輸出端與G路從DSP的輸入端相連，G路從DSP的數據輸入輸出端與G 路外部存儲器的數據輸入輸出端相連，[0008] AD采樣電路的B路數字信號輸出端與B路FIFO數據緩存器的輸入端相連，B路 FIFO數據緩存器的輸出端與B路從DSP6的輸入端相連，B路從DSP的數據輸入輸出端與B 路外部存儲器的數據輸入輸出端相連， R路從DSP的I2C串行端口與AD采樣電路的I2C串行端口相連，主DSP、R路從DSP、 G路從DSP和B路從DSP通過控制器進行McBSP級聯。 本實用新型的優(yōu)點大量的雷達圖像在板卡上壓縮后再傳送給上位機，對傳輸總 線的傳輸性能要求不高，實時性好，靈活性高，硬件結構簡單。

圖1是本實用新型的原理圖，圖2是四個DSP的JTAG連接圖，圖3是兩個DSP之 間McBSP串行端口連接示意圖，圖4是四個DSP通過控制器實現McBSP級聯的原理示意圖， 圖5是以太網接口電路W5100與主DSP的連接圖，圖6是主DSP工作流程圖，圖7是R路從 DSP工作流程圖，圖8是G路從DSP工作流程圖，圖9是B路從DSP工作流程圖。
具體實施方式具體實施方式
一 下面結合圖1至圖4、圖6至圖9說明本實施方式，本實施方式包 括AD采樣電路1、FPGA2、主DSP3、R路從DSP4、G路從DSP5、B路從DSP6、主外部存儲器31、 R路外部存儲器41、 G路外部存儲器51和B路外部存儲器61， FPGA2內部構建有R路FIFO 數據緩存器2-1、 G路FIFO數據緩存器2-2、 B路FIFO數據緩存器2_3和控制器2_4， AD采樣電路1將采集的VGA模擬信號轉換成三路數字信號輸出，AD采樣電路1的 R路數字信號輸出端與R路FIFO數據緩存器2-1的輸入端相連，R路FIFO數據緩存器2-1 的輸出端與R路從DSP4的輸入端相連，R路從DSP4的數據輸入輸出端與R路外部存儲器 41的數據輸入輸出端相連， AD采樣電路1的G路數字信號輸出端與G路FIFO數據緩存器2_2的輸入端相連， G路FIFO數據緩存器2-2的輸出端與G路從DSP5的輸入端相連，G路從DSP5的數據輸入 輸出端與G路外部存儲器51的數據輸入輸出端相連， AD采樣電路1的B路數字信號輸出端與B路FIFO數據緩存器2_3的輸入端相連， B路FIFO數據緩存器2-3的輸出端與B路從DSP6的輸入端相連，B路從DSP6的數據輸入 輸出端與B路外部存儲器61的數據輸入輸出端相連， R路從DSP4的I2C串行端口與AD采樣電路1的I2C串行端口相連，主DSP3、 R路 從DSP4、 G路從DSP5和B路從DSP6通過控制器2-4進行McBSP級聯。 雷達圖像采集卡采集的輸入信號的是雷達顯示器的視頻緩存輸出，即雷達圖像的 VGA模擬信號，該圖像的分辨率應在640 X 350到1280 X 1024之間，刷新頻率在60Hz到85Hz 之間，并且至少每隔15秒采集一幅完整的雷達圖像。AD采樣電路1將VGA模擬信號轉換 為標準的VGA數字信號，分別是R路數字信號、G路數字信號和B路數字信號。由于采集的 雷達圖像是分辨率從640X350到1280X 1024、刷新率在60Hz至85Hz之間的共18種不同 類型的圖像。所以，每采集一種類型的雷達圖像，都需要重新配置AD采樣電路l相關寄存 器的值，RGB信號輸出模式等參數都是由AD采樣電路1內部的控制寄存器的值決定，由主 DSP3發(fā)命令給R路從DSP4，通過I2C總線對這些寄存器進行設置和修改，實現對AD采樣電路1的初始化。AD采樣電路1采用ADI公司的AD9888芯片。 根據IEC61996對雷達采集卡的要求，采集輸入的是RGB色度信號，采集圖像的最 高分辨率達到1280X 1024，刷新頻率為85Hz。這時，圖像實際的行總點數是1728，場總點數 是1072，算出像素的時鐘頻率1728X 1072X85 = 157. 5Mhz。 AD9888和THS8083能夠滿足 這么高的采樣頻率。然而，由于TVP7002是TI公司剛推出來的最新的視頻采樣芯片THS8083 的價格昂貴，使用率不普及，同時這方面的技術支持遠沒有AD公司做的全面和成熟。所以 選擇AD9888芯片。 主DSP3、 R路從DSP4、 G路從DSP5和B路從DSP6采用TI公司C6000系列的 TMS320DM642，所述TMS320DM642以下簡稱為DM642。 DM642是一款針對多媒體處理領域的高速DSP處理器，基于C64x核心架構。它集 成了豐富的外圍設備和接口，最高主頻達到了 720MHz，并行處理指令的能力最大可達每個 指令周期處理8條32位指令，因此最大指令處理速度為5760MIPS。 當輸入圖像的分辨率是1280X1024，刷新頻率是85Hz時，其像素頻率可達到 157. 5MHz，這也就是說明了 R路數字信號、G路數字信號和B路數字信號的輸出速率也是 157. 5M，每路的數字量是1. 3MB。然而，對于TI公司的DSP而言，僅是TMS320C6000系列(簡 稱C6000)的DSP含有l(wèi)OOMHz對外圍設備的增強直接存儲器存取EDMA(去除冗余，實際應用 中僅能達到75MHz左右)，因此本實施方式選擇C6000系列的DSP來讀取這三路數字信號。 由于三路數字所要求的最高頻率為157.5X3 + 4 = 118. 125MHz，因此，選用三片C6000的 DSP (主DSP3、 R路從DSP4和G路從DSP5)，分別接收AD采樣電路1輸出的R路數字信號、 G路數字信號和B路數字信號。在AD采樣電路1后面，加入一款高速的FPGA2，在FPGA2里 面構建三個并行的8位進32位出的FIF0(First In First Out，先進先出數據緩存器)，分 別為R路FIFO數據緩存器2-1 、G路FIFO數據緩存器2_2、B路FIFO數據緩存器2_3，然后 再把這三路數字信號讀取到與從DSP相對應的外部存儲器中。 DM642具有2個獨立的EMIF :EMIFA和EMIFB， EMIFA總線寬度為64bit， EMIFB總 線寬度為16bit。 四個DSP同時硬件仿真調試，要求這些DM642的JTAG端口和14針的接頭間以菊 花鏈方式互連，如圖2所示。掃描鏈數據信號從JTAG插座的TDI引腳輸出，依次經過R路 從DSP4、主DSP、 G路從DSP5和B路從DSP6，最后從B路從DSP6的TDO引腳返回JTAG插 座，形成一個串行的回路。由于需要驅動多片匿642，故為JTAG鏈路添加了驅動芯片245。 TCK是時鐘信號，DM642所接收的來自TDI引腳的數據在TCK的上升沿取樣，驅動器輸出分 別驅動各個匿642的TCK信號。TMS、 TEST分別為JTAG接口的狀態(tài)控制信號和復位信號， 經過驅動后輸出。EMU是TI公司DSP的專用信號，DM642通過此引腳發(fā)出在線編程的信號， 告訴主機可以開始對其在線調試和編程。EMU0、EMU1、TMS、TDI和TCK需要通過上拉電阻連 接至VCC，以便當仿真器未連接時，可控制它們至一確定的值。 DM642有2個McBSP端口 ，圖3是兩片DM642進行McBSP數據通信的管腳連接圖。 為了達到最大的傳輸速度，DM642的McBSP發(fā)送數據部分必須作為時鐘信號和幀同步信號 的主控端。 主DSP3與哪一路從DSP進行通訊通過FPGA2中的控制器2_4來控制，主DSP3通過往控制器2-4里寫0x01 、0x02和0x03對應選擇與R路從DSP4、G路從DSP5、B路從DSP6 進行McBSP(雙通道緩沖串行口 )通訊，四個DSP的McBSP級聯示意圖如圖4所示。 主外部存儲器31、R路外部存儲器41 、G路外部存儲器51和B路外部存儲器61采 用SD廳。 在圖像采集系統中，采集圖像的最高分辨率可到1280x1024，而AD采樣電路1 的RGB三個通道的量化位數為8位，因此，我們存儲一幀圖像至少需要的存儲器容量為 1280X1024X8X3 = 31457280bit約31. 5Mbit。 SDRAM可以無縫的接入到DM642的EMIFA， EMIFA支持8\16\32\64bit的數據訪問，SDRAM可以滿足EMIFA的100M的輸入時鐘，SDRAM 的成本低，速度和體積滿足要求，操作方便。SDRAM的工作速度與系統總線速度是同步的，工 作時鐘周期最小可為5ns。 SDRAM只在時鐘的上升沿讀取數據，是DRAM系列產品中控制最 簡單的。 工作原理 AD采樣電路1初始化后，采集雷達圖像VGA模擬信號，并轉成R路數字信號、G路 數字信號和B路數字信號，R路數字信號存入R路FIFO數據緩存器2-1 ， G路數字信號存入 G路FIFO數據緩存器2-2， B路數字信號存入B路FIFO數據緩存器2_3，當三個從DSP接到 主DSP3的命令后，分別接收對應FIFO中的數據，即R路從DSP4接收R路FIF0數據緩存器 2-1中的數據，G路從DSP5接收G路FIFO數據緩存器2-2中的數據，B路從DSP6接收B路 FIFO數據緩存器2-3中的數據，然后三個從DSP將接收的數據分別存入與之相配套的外部 存儲器中。主DSP3發(fā)送命令給三個從DSP，分別接收它們的數據，存在主DSP3配套的主外 部存儲器31中，由主DSP3中完成對接收圖像的壓縮處理。 為了通訊的方便，四個DSP與上位機8之間確定了一個通訊協議。該協議總共有26 個8bit的數據，起始位和結束位分別是0x55和OxAA，選用這兩個數據作為起始和終止是 因為它們的或正好是OxFF，能正確接收到這兩個數說明每一 bit的數據線都正常。如果起 始位和結束位有不正確的，從DSP將請求上位機8再一次發(fā)送協議，直到正確為止。中間的 其它數據分別是場總點數、行總點數、高度、寬度、垂直起始、水平起始(各占兩字節(jié))、阻 抗、電流、相位、紅色對比度、綠色對比度、藍色對比度、紅色亮度、綠色亮度、藍色亮度、行同 步、場同步、數據順序和頻率范圍，這后面的四個數的范圍是0到3，不與0xAA沖突。然后， 主DSP利用FPGA2中的控制器2-4，通過寫0x01 、0x02和0x03對應選擇與R路從DSP4、G路 從DSP5和B路從DSP6進行McBSP通訊，把這26個8bit的協議再分別轉送給B路從DSP4、 G路從DSP5和R路從DSP6。之后，第二次利用控制器2_4選擇與對應從DSP進行McBSP通 訊，主DSP給R路從DSP4、G路從DSP5和B路從DSP6發(fā)送復位中斷標志0x12，以等待接收 FIFO的圖像數據。然后，給R路從DSP4發(fā)送數據采集啟動標志0x34，第三次利用控制器選 擇，接收R路從DSP4、 G路從DSP5和B路從DSP6傳輸的R、 G、 B圖像數據。圖像數據經處 理之后利用W5100傳輸至上位機8。 四個DSP的工作流程如圖6至9所示。 R路從DSP4的初始化包括EMIF、McBSPO、CSL、GPI0，還需要設定AD9888的14個寄 存器的固定值。然后接收從主DSP3傳輸過來的含有26個8bit的數據協議，從場總點數、 行總點數、高度、寬度、垂直起始、水平起始(各占兩字節(jié))、阻抗、電流、相位、紅色對比度、 綠色對比度、藍色對比度、紅色亮度、綠色亮度、藍色亮度、行同步、場同步、數據順序和頻率
7范圍這組數據中，設定AD采樣電路1某種類型圖像的所需的12個寄存器的值，通過12。配 置這些寄存器。這時AD采樣電路1就可以正常的采集該類型圖像，采集到的數字圖像信號 就不斷傳輸出AD采樣電路1 。 R路從DSP4接收到復位標志0x12之后，R路FIFO數據緩存 器2-1復位。復位之后， 一旦接收到數據采集標志0x34。這時，只要R路FIFO數據緩存器 2-1接收到了 AD采樣電路1發(fā)出的場同步信號，R路FIFO數據緩存器2-1就在像素時鐘的 上升沿，把AD采樣電路1傳輸出的R路數字信號數據裝入R路FIFO數據緩存器2-1 。當R 路FIFO數據緩存器2-1達到半滿的時候(通過FPGA2編程設置半滿的大小為2048字節(jié))， R路FIFO數據緩存器2-1就給R路從DSP4 —個中斷信號，然后R路從DSP4把R路FIFO數 據緩存器2-1存儲的2048個數據通過R路從DSP4內置的EMDA傳輸到R路外部存儲器41 中，經過場總點數X行總點數/2048次傳輸就可以完成整幅圖像的傳輸。最后，依據垂直 起始、水平起始的值，去除掉采集圖像中的消隱信號，提取暫存在R路外部存儲器41中的一 幅實際分辨率大小的圖像信號，通過McBSPO通訊傳輸到主外部存儲器31中。 其它兩路工作流程不詳細說明，參見圖8和圖9。
具體實施方式
二 本實施方式與實施方式一的不同之處在于，它還包括主非易失 性存儲器32、 R路非易失性存儲器42、 G路非易失性存儲器52和B路非易失性存儲器62， 主DSP3的數據暫存輸入輸出端與主非易失性存儲器32的數據暫存輸入輸出端相連，R路 從DSP4的數據暫存輸入輸出端與R路非易失性存儲器42的數據暫存輸入輸出端相連，，G 路從DSP5的數據暫存輸入輸出端與G路非易失性存儲器52的數據暫存輸入輸出端相連，B 路從DSP6的數據暫存輸入輸出端與B路非易失性存儲器62的數據暫存輸入輸出端相連， 其它與實施方式一相同。 主非易失性存儲器32、 R路非易失性存儲器42、 G路非易失性存儲器52和B路非 易失性存儲器62采用AMD公司的AM29LV160B閃存芯片。 由于匿642自身不能存儲程序代碼，所以對每一片DM642都需要外擴非易失性存 儲器。Flash(閃速存儲器)是近些年發(fā)展起來的新型非易失性存儲器，它具有掉電數據不 丟失、快速的數據存取速度、電可擦除、容量大、在線可編程、價格低廉以及足夠多的擦寫次 數(十萬次)和較高的可靠性等諸多優(yōu)點。
具體實施方式
三下面結合圖5說明本實施方式，本實施方式與實施方式一或二 的不同之處在于，它還包括以太網接口電路7，主DSP3的輸入輸出端與以太網接口電路7的 第一輸入輸出端相連，以太網接口電路7的第二輸入輸出端與上位機8的輸入輸出端相連， 其它與實施方式一或二相同。 以太網接口電路7采用WIZnet公司的W5100固件網絡芯片。 對于一幀最高分辨率的雷達圖像，不經過壓縮，系統最大傳輸的數據量為 1280X1024X8X3 = 31457280bit，約31. 5Mbit。 WIZnet公司推出的固件網絡芯片W5100， 它集成了以太網物理層RTL8201CP核。與之前的網絡芯片W3100A和W3150A+相比，具有更 好的集成性，擁有更穩(wěn)定、更優(yōu)良的性能。W5100集TCP/IP協議棧、以太網MAC和PHY為一 體，支持TCP、UDP、IPv4、ICMP、ARP、IGMP和PPPoE等網絡協議。它提供多種總線，包括兩種 并行總線(直接總線接口和間接總線接口 )，以及SPI串行總線等接口方式。內置16KByte 發(fā)送/接收數據緩沖區(qū)，可快速進行數據交換，W5100支持且自動識別全雙工或半雙工的傳 輸模式，最大通信速率可達25Mbps，實際工作速率是6Mbps左右，上述的一幅圖像可在5秒多的時間傳輸至上位機8或數據保護容器。在圖像采集卡中，利用該固件網絡芯片W5100， 可以很方便地與DM642進行無逢連接。W5100與DM642的連接圖如圖5所示。
權利要求基于DSP和FPGA的雷達圖像采集卡，其特征在于，它包括AD采樣電路(1)、FPGA(2)、主DSP(3)、R路從DSP(4)、G路從DSP(5)、B路從DSP(6)、主外部存儲器(31)、R路外部存儲器(41)、G路外部存儲器(51)和B路外部存儲器(61)，FPGA(2)內部構建有R路FIFO數據緩存器(2-1)、G路FIFO數據緩存器(2-2)、B路FIFO數據緩存器(2-3)和控制器(2-4)，AD采樣電路(1)將采集的VGA模擬信號轉換成三路數字信號輸出，AD采樣電路(1)的R路數字信號輸出端與R路FIFO數據緩存器(2-1)的輸入端相連，R路FIFO數據緩存器(2-1)的輸出端與R路從DSP(4)的輸入端相連，R路從DSP(4)的數據輸入輸出端與R路外部存儲器(41)的數據輸入輸出端相連，AD采樣電路(1)的G路數字信號輸出端與G路FIFO數據緩存器(2-2)的輸入端相連，G路FIFO數據緩存器(2-2)的輸出端與G路從DSP(5)的輸入端相連，G路從DSP(5)的數據輸入輸出端與G路外部存儲器(51)的數據輸入輸出端相連，AD采樣電路(1)的B路數字信號輸出端與B路FIFO數據緩存器(2-3)的輸入端相連，B路FIFO數據緩存器(2-3)的輸出端與B路從DSP(6)的輸入端相連，B路從DSP(6)的數據輸入輸出端與B路外部存儲器(61)的數據輸入輸出端相連，R路從DSP(4)的I2C串行端口與AD采樣電路(1)的I2C串行端口相連，主DSP(3)、R路從DSP(4)、G路從DSP(5)和B路從DSP(6)通過控制器(2-4)進行McBSP級聯。
2. 根據權利要求1所述的基于DSP和FPGA的雷達圖像采集卡，其特征在于，它還包括 主非易失性存儲器(32)、R路非易失性存儲器(42)、G路非易失性存儲器(52)和B路非易 失性存儲器(62)，主DSP(3)的數據暫存輸入輸出端與主非易失性存儲器(32)的數據暫存 輸入輸出端相連，R路從DSP(4)的數據暫存輸入輸出端與R路非易失性存儲器(42)的數 據暫存輸入輸出端相連，G路從DSP(5)的數據暫存輸入輸出端與G路非易失性存儲器(52) 的數據暫存輸入輸出端相連，B路從DSP (6)的數據暫存輸入輸出端與B路非易失性存儲器 (62)的數據暫存輸入輸出端相連。
3. 根據權利要求1或2所述的基于DSP和FPGA的雷達圖像采集卡，其特征在于，它還 包括以太網接口電路(7)，主DSP(3)的以太網數據輸入輸出端與以太網接口電路(7)的第 一輸入輸出端相連。
4. 根據權利要求1或2所述的基于DSP和FPGA的雷達圖像采集卡，其特征在于，主 DSP (3) 、 R路從DSP (4) 、 G路從DSP (5)和B路從DSP (6)的JTAG端口以菊花鏈方式互連。
5. 根據權利要求3所述的基于DSP和FPGA的雷達圖像采集卡，其特征在于，主DSP (3)、 R路從DSP (4) 、 G路從DSP (5)和B路從DSP (6)的JTAG端口以菊花鏈方式互連。
6. 根據權利要求5所述的基于DSP和FPGA的雷達圖像采集卡，其特征在于，AD采樣電 路(1)采用ADI公司的AD9888芯片。
7. 根據權利要求5所述的基于DSP和FPGA的雷達圖像采集卡，其特征在于，主DSP (3)、 R路從DSP (4) 、 G路從DSP (5)和B路從DSP (6)采用TI公司C6000系列的TMS320DM642。
8. 根據權利要求5所述的基于DSP和FPGA的雷達圖像采集卡，其特征在于，主外部存 儲器(31)、R路外部存儲器(41)、G路外部存儲器(51)和B路外部存儲器(61)采用SDRAM。
9. 根據權利要求5所述的基于DSP和FPGA的雷達圖像采集卡，其特征在于，主非易失 性存儲器(32)、R路非易失性存儲器(42)、G路非易失性存儲器(52)和B路非易失性存儲 器(62)采用AMD公司的AM29LV160B閃存芯片。
10.根據權利要求5所述的基于DSP和FPGA的雷達圖像采集卡，其特征在于，以太網接 口電路(7)采用WIZnet公司的W5100固件網絡芯片。
專利摘要基于DSP和FPGA的雷達圖像采集卡，屬于雷達領域，本實用新型是為了解決現有的雷達采集卡將未經壓縮的大量的圖像直接傳送給PC機，沒有實現在板卡上的壓縮，導致對傳輸總線實時傳輸性能的要求過高的問題。本實用新型的AD采樣電路采集雷達VGA模擬信號，并轉換成RGB三路數字信號，FPGA內部構建有RGB三路FIFO數據緩存器和控制器，所述RGB三路數字信號經對應的FIFO數據緩存器后，存入與之對應的從DSP掛接的外部存儲器中，接到命令后，存于外部存儲器中的RGB三路數字信號通過FPGA中的控制器依次傳到主DSP的外部存儲器中，并在主DSP中完成對雷達圖像的壓縮，再通過網絡傳送給上位機。
文檔編號G01S7/02GK201464643SQ200920100788
公開日2010年5月12日 申請日期2009年9月7日 優(yōu)先權日2009年9月7日
發(fā)明者劉富強, 李玉兵, 邱爾衛(wèi) 申請人:哈爾濱工程大學科技園發(fā)展有限公司