專利名稱：五次配置完成fpga可配置邏輯塊的測(cè)試方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種FPGA芯片的測(cè)試方法，特別是僅用五次配置就完成FPGA可配置邏輯塊的測(cè)試方法。
背景技術(shù)：
對(duì)FPGA進(jìn)行測(cè)試的前提是對(duì)其進(jìn)行配置，設(shè)計(jì)多種測(cè)試電路并經(jīng)過多次配置-測(cè)試的過程才能實(shí)現(xiàn)對(duì)FPGA的有效測(cè)試。而配置一次FPGA的時(shí)間花費(fèi)比施加一次測(cè)試向量要多得多，所以提高FPGA測(cè)試效率的關(guān)鍵是在保證測(cè)試覆蓋率的前提下盡量減少配置次數(shù)。
可配置邏輯塊是FPGA中最基本的功能單元，對(duì)可配置邏輯塊的全面測(cè)試在FPGA測(cè)試技術(shù)中處于十分重要的地位。目前，國(guó)外對(duì)FPGA可配置邏輯塊的測(cè)試進(jìn)行了研究，提出了將可配置邏輯塊分為時(shí)序邏輯和組合邏輯分別加以測(cè)試的理論，該方法配置次數(shù)較多，共使用了八次測(cè)試配置才達(dá)到較高的測(cè)試覆蓋率，設(shè)計(jì)實(shí)現(xiàn)復(fù)雜，劃分模塊分別測(cè)試的措施浪費(fèi)了測(cè)試資源。國(guó)內(nèi)在這個(gè)領(lǐng)域的研究還處于起步階段，相關(guān)成果很少。

發(fā)明內(nèi)容
本發(fā)明解決的問題是盡量減少配置次數(shù)，提供一種通過五次配置完成FPGA可配置邏輯塊的測(cè)試方法，該方法將組合邏輯和時(shí)序邏輯的測(cè)試交叉結(jié)合進(jìn)行，節(jié)省了幾次配置的同時(shí)保證了測(cè)試可控制性和測(cè)試可觀測(cè)性的要求，克服了以往測(cè)試配置次數(shù)多、測(cè)試電路結(jié)構(gòu)復(fù)雜、效率低的缺點(diǎn)。
本發(fā)明的技術(shù)解決方案是五次配置完成FPGA可配置邏輯塊的測(cè)試方法，包括五次配置和測(cè)試，其中第一次配置和測(cè)試步驟如下(1)對(duì)可配置邏輯塊進(jìn)行配置，G查找表配置為異或邏輯；F查找表配置為異或邏輯；H查找表配置為相等邏輯，其輸入從H1多路器引入；YQ觸發(fā)器輸出H查找表的值，XQ觸發(fā)器輸出DIN多路器的值；(2)連接所有的可配置邏輯塊，使其成為一個(gè)首尾相連的蛇形一維矩陣；(3)對(duì)連接完的矩陣施加測(cè)試向量；第二次配置和測(cè)試步驟如下(4)對(duì)可配置邏輯塊進(jìn)行配置，G查找表配置為同或邏輯；F查找表配置為同或邏輯；H查找表配置為相等邏輯，其輸入從H1多路器引入；XQ觸發(fā)器輸出H查找表的值，YQ觸發(fā)器輸出DIN多路器的值；(5)連接所有的可配置邏輯塊，使其成為一個(gè)首尾相連的蛇形一維矩陣；(6)對(duì)連接完的矩陣施加測(cè)試向量；第三次配置和測(cè)試步驟如下(7)對(duì)可配置邏輯塊進(jìn)行配置，G查找表配置為相等邏輯，輸入由G1端引入；F查找表配置為相等邏輯，其輸入由F1端引入；G查找表配置為異或邏輯，其輸入分別從G查找表、F查找表(32)、H1多路器引入；YQ觸發(fā)器輸出G查找表的值，XQ觸發(fā)器輸出DIN多路器的值；(8)連接所有的可配置邏輯塊，使其成為一個(gè)首尾相連的蛇形一維矩陣；(9)對(duì)連接完的矩陣施加測(cè)試向量；第四次配置和測(cè)試步驟如下(10)對(duì)可配置邏輯塊進(jìn)行配置，G查找表配置為相等邏輯，輸入由G1端引入；F查找表配置為相等邏輯，輸入由F1端引入；H查找表配置為同或邏輯，其輸入分別從G查找表、F查找表、H1多路器引入；YQ觸發(fā)器輸出F查找表的值，XQ觸發(fā)器輸出DIN多路器的值；(11)連接所有的可配置邏輯塊，使其成為一個(gè)首尾相連的蛇形一維矩陣；(12)對(duì)連接完的矩陣施加測(cè)試向量；第五次配置和測(cè)試步驟如下(13)對(duì)可配置邏輯塊進(jìn)行配置，G查找表配置為相等邏輯，輸入由G1端引入；F查找表配置為相等邏輯，輸入由F1端引入；H查找表配置為相等邏輯，其輸入從H1多路器引入；YQ觸發(fā)器輸出G查找表的值，XQ觸發(fā)器輸出F查找表的值；(14)連接所有的可配置邏輯塊，使其成為一個(gè)首尾相連的蛇形一維矩陣；(15)對(duì)連接完的矩陣施加測(cè)試向量。
所述步驟(1)中，G查找表的結(jié)果經(jīng)過Y多路器輸出，F(xiàn)查找表的結(jié)果經(jīng)過X多路器輸出，H查找表將H1多路器的值經(jīng)DY多路器以及YQ觸發(fā)器輸出，H1多路器選通C2，DIN多路器選通C1，DIN多路器的值經(jīng)過DX多路器及XQ觸發(fā)器輸出，SR多路器選通C4，SR多路器的值與XQ觸發(fā)器和YQ觸發(fā)器的復(fù)位端reset相連，EC多路器選通C3，EC多路器的值與XQ觸發(fā)器和YQ觸發(fā)器的使能端相連。
所述步驟(2)中，每個(gè)可配置邏輯塊的輸入端C3、C4、G2、G3、G4、F2、F3、F4分別作為可控的公共輸入端并聯(lián)在一起，輸出端Y接下一級(jí)可配置邏輯塊的G1端，輸出端X接下一級(jí)可配置邏輯塊的F1端，輸出端YQ接下一級(jí)可配置邏輯塊的C2端，輸出端XQ接下一級(jí)可配置邏輯塊的C1端。
所述步驟(3)中，在第一級(jí)可配置邏輯塊的F查找表輸入端F1、F2、F3、F4使用窮舉法加測(cè)試向量，即輸入端F1、F2、F3、F4每種可能的邏輯組合都至少出現(xiàn)一次；在G查找表輸入端G1、G2、G3、G4使用窮舉法加測(cè)試向量；在輸入端C1、C2加測(cè)試向量時(shí)需要保證C1、C2各經(jīng)歷一次從0到1的變化以及一次從1到0的變化，C3是XQ觸發(fā)器和YQ觸發(fā)器的使能信號(hào)在測(cè)試時(shí)需保持有效，C4是復(fù)位信號(hào)在測(cè)試時(shí)將XQ觸發(fā)器和YQ觸發(fā)器復(fù)位。
所述步驟(4)中，G查找表的結(jié)果經(jīng)過Y多路器輸出，F(xiàn)查找表的結(jié)果經(jīng)過X多路器輸出，H查找表將DIN多路器的值經(jīng)DX多路器及XQ觸發(fā)器輸出，H1多路器選通C3，DIN多路器選通C4，SR多路器選通C1，SR多路器的值與XQ觸發(fā)器和YQ觸發(fā)器的復(fù)位端reset相連，EC多路器選通C2，EC多路器的值與XQ觸發(fā)器和YQ觸發(fā)器的使能端相連。
所述步驟(5)中，每個(gè)可配置邏輯塊的輸入端C1、C2、G2、G3、G4、F2、F3、F4分別作為可控的公共輸入端并聯(lián)在一起，輸出端Y接下一級(jí)可配置邏輯塊的G1端，輸出端X接下一級(jí)可配置邏輯塊的F1端，輸出端YQ接下一級(jí)可配置邏輯塊的C4端，輸出端XQ接下一級(jí)可配置邏輯塊的C3端。
所述步驟(6)中，在第一級(jí)可配置邏輯塊的F查找表輸入端F1、F2、F3、F4使用窮舉法加測(cè)試向量；在G查找表輸入端G1、G2、G3、G4使用窮舉法加測(cè)試向量；在輸入端C3、C4加測(cè)試向量時(shí)需要確保C3、C4各經(jīng)歷一次從0到1的變化以及一次從1到0的變化，C2是XQ觸發(fā)器和YQ觸發(fā)器的使能信號(hào)在測(cè)試時(shí)需保持有效，C1是復(fù)位信號(hào)在測(cè)試時(shí)將XQ觸發(fā)器和YQ觸發(fā)器復(fù)位。
所述步驟(7)中，G查找表的結(jié)果經(jīng)過DX多路器及XQ觸發(fā)器輸出，F(xiàn)查找表的結(jié)果經(jīng)過X多路器輸出，H查找表將H1多路器的值經(jīng)Y多路器輸出，Y多路器選通C1，DIN多路器選通C2，SR多路器選通C3，SR多路器的值與XQ觸發(fā)器和YQ觸發(fā)器的置位set相連，EC多路器選通C4，EC多路器的值與XQ觸發(fā)器和YQ觸發(fā)器的使能端相連。
所述步驟(8)中，每個(gè)可配置邏輯塊的輸入端C3、C4分別作為可控的公共輸入端并聯(lián)在一起，輸出端Y接下一級(jí)可配置邏輯塊的C1端，輸出端X接下一級(jí)可配置邏輯塊的F1端，輸出端YQ接下一級(jí)可配置邏輯塊的C2端，輸出端XQ接下一級(jí)可配置邏輯塊的G1端。
所述步驟(9)中，第一級(jí)可配置邏輯塊的F查找表的輸入端F1、G查找表的輸入端G1以及DIN多路器的輸入端C1共同構(gòu)成了對(duì)H查找表的測(cè)試向量，測(cè)試時(shí)采用窮舉法；在輸入端C2，測(cè)試向量需要確保C2的值經(jīng)歷一次從0到1的變化以及一次從1到0的變化，C4是XQ觸發(fā)器和YQ觸發(fā)器的使能信號(hào)在測(cè)試時(shí)需保持有效，C3是置位信號(hào)在測(cè)試時(shí)將XQ觸發(fā)器和YQ觸發(fā)器置位。
所述步驟(10)中，G查找表的結(jié)果經(jīng)過Y多路器輸出，F(xiàn)查找表的結(jié)果經(jīng)過DY多路器及YQ觸發(fā)器輸出，H查找表的結(jié)果經(jīng)X多路器輸出，H1多路器選通C4，DIN多路器選通C3，SR多路器選通C2，SR多路器的值與XQ觸發(fā)器和YQ觸發(fā)器的置位端set相連，EC多路器選通C1，EC多路器的值與XQ觸發(fā)器和YQ觸發(fā)器的使能端相連。
所述步驟(11)中，每個(gè)可配置邏輯塊的輸入端C1、C2分別作為可控的公共輸入端并聯(lián)在一起，輸出端Y接下一級(jí)可配置邏輯塊的G1端，輸出端X接下一級(jí)可配置邏輯塊的C4端，輸出端YQ接下一級(jí)可配置邏輯塊的F1端，輸出端XQ接下一級(jí)可配置邏輯塊的C3端。
所述步驟(12)中，第一級(jí)可配置邏輯塊的F查找表的輸入端F1、G查找表的輸入端G1及H1多路器的輸入端C4共同構(gòu)成了對(duì)H查找表的測(cè)試向量，測(cè)試時(shí)采用窮舉法；在輸入端C3，測(cè)試向量需要確保C3的值經(jīng)歷一次從0到1的變化以及一次從1到0的變化，C1是XQ觸發(fā)器和YQ觸發(fā)器的使能信號(hào)在測(cè)試時(shí)需保持有效，C2是置位信號(hào)可在測(cè)試時(shí)將XQ觸發(fā)器和YQ觸發(fā)器置位。
所述步驟(13)中，G查找表的結(jié)果經(jīng)過DY多路器輸出同時(shí)也從Y多路器輸出，F(xiàn)查找表的結(jié)果經(jīng)過DX多路器從XQ觸發(fā)器輸出，H查找表將H1多路器的值經(jīng)X多路器輸出，H1多路器選通C1，DIN多路器選通C2，SR多路器選通C3，SR多路器(510)的值與XQ觸發(fā)器和YQ觸發(fā)器的復(fù)位端reset端或置位端set相連，EC多路器選通C4，EC多路器的值與XQ觸發(fā)器和YQ觸發(fā)器的使能端相連。
所述步驟(14)中，每個(gè)可配置邏輯塊的輸入端C3、C4分別作為可控的公共輸入端并聯(lián)在一起，輸出端X接下一級(jí)可配置邏輯塊的C1端，輸出端YQ接下一級(jí)可配置邏輯塊的G1端，輸出端XQ接下一級(jí)可配置邏輯塊的F1端。
所述步驟(15)中，在第一級(jí)可配置邏輯塊的F查找表輸入端F1，測(cè)試向量需要確保F1的值經(jīng)歷一次從0到1的變化以及一次從1到0的變化；在G查找表輸入端G1，測(cè)試向量需要確保G1的值經(jīng)歷一次從0到1的變化以及一次從1到0的變化；在輸入端C1加測(cè)試向量時(shí)需要確保C1經(jīng)歷一次從0到1的變化以及一次從1到0的變化，C4是XQ觸發(fā)器和YQ觸發(fā)器的使能信號(hào)在測(cè)試時(shí)需保持有效，C3是復(fù)位信號(hào)或置位信號(hào)可在測(cè)試時(shí)將XQ觸發(fā)器和YQ觸發(fā)器復(fù)位或置位。
本發(fā)明與現(xiàn)有技術(shù)相比的優(yōu)點(diǎn)在于現(xiàn)有的可配置邏輯塊測(cè)試的方法是將組合邏輯和時(shí)序邏輯分別測(cè)試，測(cè)試組合邏輯時(shí)不考慮時(shí)序邏輯，測(cè)試時(shí)序邏輯時(shí)不考慮組合邏輯，這樣至少需要八種配置才能使測(cè)試的覆蓋率達(dá)到100％。本發(fā)明中，將可配置邏輯塊的組合邏輯和時(shí)序邏輯的測(cè)試交叉結(jié)合進(jìn)行，盡量在同一個(gè)配置中兼顧這兩種邏輯的測(cè)試。配置的次數(shù)被壓縮到五次，提高了測(cè)試效率。其次，可配置邏輯塊被連接為一個(gè)首尾相連的蛇形一維矩陣，每個(gè)可配置邏輯塊從上一個(gè)模塊接受一個(gè)本地輸入，并且為下一個(gè)模塊產(chǎn)生一個(gè)本地輸出，在保證了每個(gè)模塊的測(cè)試可控制性和測(cè)試可觀測(cè)性地同時(shí)也使整個(gè)矩陣的輸入輸出端口數(shù)量大大減少。本發(fā)明減少了配置次數(shù)，簡(jiǎn)化了設(shè)計(jì)復(fù)雜程度，又節(jié)省了測(cè)試輸入輸出端口，達(dá)到了100％的測(cè)試覆蓋率，有效的降低了測(cè)試成本。


圖1為FPGA的基本結(jié)構(gòu)示意圖；圖2為可配置邏輯塊的結(jié)構(gòu)示意圖；圖3為本發(fā)明的可配置邏輯塊的一維陣列級(jí)連示意圖；圖4為本發(fā)明的可配置邏輯塊的第一次配置示意圖；圖5為本發(fā)明的可配置邏輯塊的第二次配置示意圖；圖6為本發(fā)明的可配置邏輯塊的第三次配置示意圖；圖7為本發(fā)明的可配置邏輯塊的第四次配置示意圖；圖8為本發(fā)明的可配置邏輯塊的第五次配置示意圖。
具體實(shí)施例方式
FPGA基本電路結(jié)構(gòu)如圖1所示，其中可配置邏輯塊CLB61呈陣列分布，互連線段62和開關(guān)矩陣SM63環(huán)繞在可配置邏輯塊周圍，通過用戶配置來(lái)靈活實(shí)現(xiàn)各種功能。如圖2所示，可配置邏輯塊61根據(jù)其功能可劃分為組合邏輯部分combination logic和時(shí)序邏輯部分sequential logic，組合邏輯部分包括四輸入(即四個(gè)輸入端)查找表G、四輸入查找表F、四輸入多路器H1、三輸入查找表H、兩輸入多路器X、兩輸入多路器Y；時(shí)序邏輯部分主要包括四輸入多路器DIN、四輸入多路器SR、四輸入多路器EC、四輸入多路器DX、四輸入多路器DY、兩輸入多路器KY、兩輸入多路器EY、兩輸入多路器KX、兩輸入多路器EX、兩輸出多路器SRX、兩輸出多路器SRY、觸發(fā)器XQ、觸發(fā)器YQ。
本發(fā)明中將可配置邏輯塊的組合邏輯的測(cè)試以及時(shí)序邏輯的測(cè)試交叉進(jìn)行，并靈活利用開關(guān)矩陣和互連線段，將開可配置邏輯塊級(jí)連成一個(gè)如圖3所示的首尾相連的一維矩陣，形成蛇形測(cè)試通道進(jìn)行測(cè)試。圖3中每個(gè)可配置邏輯塊上方用向下方向箭頭表示的是公共輸入信號(hào)common signals，這些公共信號(hào)同時(shí)施加到每一個(gè)可配置邏輯塊中；串聯(lián)輸入信號(hào)series signals input從第一個(gè)可配置邏輯塊CLB輸入，并產(chǎn)生輸出作為下一級(jí)可配置邏輯塊CLB的輸入信號(hào)，串聯(lián)信號(hào)順序傳遞到矩陣中最后一個(gè)可配置邏輯塊，形成串聯(lián)輸出信號(hào)series signals output輸出。
本發(fā)明分五次對(duì)可配置邏輯塊進(jìn)行配置，具體步驟如下第一次配置和測(cè)試(1)對(duì)可配置邏輯塊進(jìn)行配置，G查找表11配置為異或邏輯，G查找表11結(jié)果經(jīng)過Y多路器17輸出；F查找表12配置為異或邏輯，F(xiàn)查找表12結(jié)果經(jīng)過X多路器15輸出；H查找表13配置為相等邏輯，將H1多路器14的值經(jīng)DY多路器18及YQ觸發(fā)器113輸出，H1多路器14選通C2，DIN多路器19選通C1，DIN多路器19的值經(jīng)過DX多路器16及XQ觸發(fā)器112輸出，SR多路器110選通C4，SR多路器110的值與XQ觸發(fā)器112和YQ觸發(fā)器113的reset端相連，EC多路器111選通C3，EC多路器111的值與XQ觸發(fā)器112和YQ觸發(fā)器113的使能端相連。
(2)連接所有的可配置邏輯塊，使其成為一個(gè)首尾相連的蛇形一維矩陣。每個(gè)可配置邏輯塊的輸入端C3、C4、G2、G3、G4、F2、F3、F4分別作為可控的公共輸入端并聯(lián)在一起，輸出端Y接下一級(jí)可配置邏輯塊的G1端，輸出端X接下一級(jí)可配置邏輯塊的F1端，輸出端YQ接下一級(jí)可配置邏輯塊的C2端，輸出端XQ接下一級(jí)可配置邏輯塊的C1端。
(3)對(duì)連接完的矩陣施加測(cè)試向量，在第一級(jí)可配置邏輯塊的F查找表12輸入端F1、F2、F3、F4使用窮舉法加測(cè)試向量，在G查找表11輸入端G1、G2、G3、G4使用窮舉法加測(cè)試向量，在輸入端C1、C2測(cè)試向量需要確保C1、C2各經(jīng)歷一次從0到1的變化以及一次從1到0的變化，C3是XQ觸發(fā)器112和YQ觸發(fā)器113的使能信號(hào)在測(cè)試時(shí)需保持有效，C4是復(fù)位信號(hào)可在測(cè)試時(shí)將XQ觸發(fā)器112和YQ觸發(fā)器113復(fù)位。
第二次配置和測(cè)試(4)對(duì)可配置邏輯塊進(jìn)行配置，G查找表21配置為同或邏輯，G查找表21結(jié)果經(jīng)過Y多路器27輸出；F查找表22配置為同或邏輯，F(xiàn)查找表22的結(jié)果經(jīng)過X多路器25輸出；H查找表23配置為相等邏輯，H查找表23將H1多路器24的值經(jīng)DX多路器26及XQ觸發(fā)器212輸出；H1多路器24選通C3，DIN多路器29選通C4，SR多路器210選通C1，SR多路器210的值與XQ觸發(fā)器212和YQ觸發(fā)器213的reset端相連，EC多路器211選通C2，EC多路器211的值與XQ觸發(fā)器212和YQ觸發(fā)器213的使能端相連。
(5)連接所有的可配置邏輯塊，使其成為一個(gè)首尾相連的蛇形一維矩陣。每個(gè)可配置邏輯塊的輸入端C1、C2、G2、G3、G4、F2、F3、F4分別作為可控的公共輸入端并聯(lián)在一起，輸出端Y接下一級(jí)可配置邏輯塊的G1端，輸出端X接下一級(jí)可配置邏輯塊的F1端，輸出端YQ接下一級(jí)可配置邏輯塊的C4端，輸出端XQ接下一級(jí)可配置邏輯塊的C3端。
(6)對(duì)連接完的矩陣施加測(cè)試向量，在第一級(jí)可配置邏輯塊的查找表F(22)輸入端F1、F2、F3、F4使用窮舉法加測(cè)試向量，在查找表G(21)輸入端G1、G2、G3、G4使用窮舉法加測(cè)試向量，在輸入端C3、C4測(cè)試向量需要確保C3、C4各經(jīng)歷一次從0到1的變化以及一次從1到0的變化，C2是XQ觸發(fā)器212和YQ觸發(fā)器213的使能信號(hào)在測(cè)試時(shí)需保持有效，C1是復(fù)位信號(hào)可在測(cè)試時(shí)將XQ觸發(fā)器212和YQ觸發(fā)器213復(fù)位。
第三次配置和測(cè)試(7)對(duì)可配置邏輯塊進(jìn)行配置，G查找表31配置為相等邏輯，輸入由G1端引入，G查找表31的結(jié)果經(jīng)過DX多路器36及XQ觸發(fā)器312輸出；F查找表32配置為相等邏輯，其輸入由F1端引入，F(xiàn)查找表32的結(jié)果經(jīng)過X多路器35輸出；G查找表33配置為異或邏輯，H查找表33將H1多路器34的值經(jīng)Y多路器37輸出，H1多路器34選通C1，DIN多路器39選通C2，SR多路器310選通C3，SR多路器310的值與XQ觸發(fā)器312和YQ觸發(fā)器313的set端相連，EC多路器311選通C4，EC多路器311的值與XQ觸發(fā)器312和YQ觸發(fā)器313的使能端相連。
(8)連接所有的可配置邏輯塊，使其成為一個(gè)首尾相連的蛇形一維矩陣。每個(gè)可配置邏輯塊的輸入端C3、C4分別作為可控的公共輸入端并聯(lián)在一起，輸出端Y接下一級(jí)可配置邏輯塊的C1端，輸出端X接下一級(jí)可配置邏輯塊的F1端，輸出端YQ接下一級(jí)可配置邏輯塊的C2端，輸出端XQ接下一級(jí)可配置邏輯塊的G1端。
(9)對(duì)連接完的矩陣施加測(cè)試向量，第一級(jí)可配置邏輯塊的F查找表32的輸入端F1、G查找表31的輸入端G1及H1多路器34的輸入端C1共同構(gòu)成了針對(duì)H查找表33的測(cè)試向量，測(cè)試時(shí)采用窮舉法；在輸入端C2，測(cè)試向量需要確保C2的值經(jīng)歷一次從0到1的變化以及一次從1到0的變化，C4是XQ觸發(fā)器312和YQ觸發(fā)器313的使能信號(hào)在測(cè)試時(shí)需保持有效，C3是置位信號(hào)可在測(cè)試時(shí)將XQ觸發(fā)器312和YQ觸發(fā)器313置位。
第四次配置和測(cè)試
(10)對(duì)可配置邏輯塊進(jìn)行配置，G查找表41配置為相等邏輯，輸入由G1端引入，G查找表41的結(jié)果經(jīng)過Y多路器47輸出；F查找表42配置為相等邏輯，輸入由F1端引入，F(xiàn)查找表42的結(jié)果經(jīng)過DY多路器48及XQ觸發(fā)器413輸出；H查找表43配置為同或邏輯，其輸入分別從G查找表41、F查找表42、H1多路器44引入，H查找表43的結(jié)果經(jīng)X多路器45輸出，H1多路器44選通C4，DIN多路器49選通C3，SR多路器410選通C2，SR多路器410的值與XQ觸發(fā)器412和YQ觸發(fā)器413的set端相連，EC多路器411選通C1，EC多路器411的值與XQ觸發(fā)器412和YQ觸發(fā)器413的使能端相連。
(11)連接所有的可配置邏輯塊，使其成為一個(gè)首尾相連的蛇形一維矩陣。每個(gè)可配置邏輯塊的輸入端C1、C2分別作為可控的公共輸入端并聯(lián)在一起，輸出端Y接下一級(jí)可配置邏輯塊的G1端，輸出端X接下一級(jí)可配置邏輯塊的C4端，輸出端YQ接下一級(jí)可配置邏輯塊的F1端，輸出端XQ接下一級(jí)可配置邏輯塊的C3端。
(12)對(duì)連接完的矩陣施加測(cè)試向量，第一級(jí)可配置邏輯塊的F查找表42的輸入端F1、G查找表41的輸入端G1及H1多路器44的輸入端C4共同構(gòu)成了針對(duì)H查找表43的測(cè)試向量，測(cè)試時(shí)采用窮舉法；在輸入端C3，測(cè)試向量需要確保C3的值經(jīng)歷一次從0到1的變化以及一次從1到0的變化，C1是XQ觸發(fā)器412和YQ觸發(fā)器413的使能信號(hào)在測(cè)試時(shí)需保持有效，C2是置位信號(hào)可在測(cè)試時(shí)將XQ觸發(fā)器412和YQ觸發(fā)器413置位。
第五次配置和測(cè)試(13)對(duì)可配置邏輯塊進(jìn)行配置，G查找表51配置為相等邏輯，輸入由G1端引入，G查找表51的結(jié)果經(jīng)過DY多路器58輸出同時(shí)也從Y多路器57輸出；F查找表52配置為相等邏輯，輸入由F1端引入，F(xiàn)查找表52的結(jié)果經(jīng)過DX多路器56從XQ觸發(fā)器512輸出；H查找表53配置為相等邏輯，其輸入從H1多路器54引入，H查找表53將H1多路器54的值經(jīng)X多路器55輸出，H1多路器54選通C1，DIN多路器59選通C2，SR多路器510選通C3，SR多路器510的值與XQ觸發(fā)器512和YQ觸發(fā)器513的reset端或set相連，EC多路器511選通C4，EC多路器511的值與XQ觸發(fā)器512和YQ觸發(fā)器513的使能端相連。
(14)連接所有的可配置邏輯塊，使其成為一個(gè)首尾相連的蛇形一維矩陣。每個(gè)可配置邏輯塊的輸入端C3、C4分別作為可控的公共輸入端并聯(lián)在一起，輸出端X接下一級(jí)可配置邏輯塊的C1端，輸出端YQ接下一級(jí)可配置邏輯塊的G1端，輸出端XQ接下一級(jí)可配置邏輯塊的F1端。
(15)對(duì)連接完的矩陣施加測(cè)試向量，在第一級(jí)可配置邏輯塊的G查找表52輸入端F1，測(cè)試向量需要確保F1的值經(jīng)歷一次從0到1的變化以及一次從1到0的變化；在G查找表51輸入端G1，測(cè)試向量需要確保G1的值經(jīng)歷一次從0到1的變化以及一次從1到0的變化；在輸入端C1測(cè)試向量需要確保C1經(jīng)歷一次從0到1的變化以及一次從1到0的變化；C4是XQ觸發(fā)器512和YQ觸發(fā)器513的使能信號(hào)在測(cè)試時(shí)需保持有效，C3是復(fù)位信號(hào)或置位信號(hào)可在測(cè)試時(shí)將XQ觸發(fā)器512和YQ觸發(fā)器513復(fù)位或置位。
權(quán)利要求
1.五次配置完成FPGA可配置邏輯塊的測(cè)試方法，包括五次配置和測(cè)試，其中第一次配置和測(cè)試步驟如下(1)對(duì)可配置邏輯塊進(jìn)行配置，G查找表(11)配置為異或邏輯；F查找表(12)配置為異或邏輯；H查找表(13)配置為相等邏輯，其輸入從H1多路器(14)引入；YQ觸發(fā)器(113)輸出H查找表(13)的值，XQ觸發(fā)器(112)輸出DIN多路器(19)的值；(2)連接所有的可配置邏輯塊，使其成為一個(gè)首尾相連的蛇形一維矩陣；(3)對(duì)連接完的矩陣施加測(cè)試向量；第二次配置和測(cè)試步驟如下(4)對(duì)可配置邏輯塊進(jìn)行配置，G查找表(21)配置為同或邏輯；F查找表(22)配置為同或邏輯；H查找表(23)配置為相等邏輯，其輸入從H1多路器(24)引入；XQ觸發(fā)器(212)輸出H查找表(23)的值，YQ觸發(fā)器(213)輸出DIN多路器(29)的值；(5)連接所有的可配置邏輯塊，使其成為一個(gè)首尾相連的蛇形一維矩陣；(6)對(duì)連接完的矩陣施加測(cè)試向量；第三次配置和測(cè)試步驟如下(7)對(duì)可配置邏輯塊進(jìn)行配置，G查找表(31)配置為相等邏輯，輸入由G1端引入；F查找表(32)配置為相等邏輯，其輸入由F1端引入；G查找表(33)配置為異或邏輯，其輸入分別從G查找表(31)、F查找表(32)、H1多路器(34)引入；YQ觸發(fā)器(312)輸出G查找表(31)的值，XQ觸發(fā)器(313)輸出DIN多路器(39)的值；(8)連接所有的可配置邏輯塊，使其成為一個(gè)首尾相連的蛇形一維矩陣；(9)對(duì)連接完的矩陣施加測(cè)試向量；第四次配置和測(cè)試步驟如下(10)對(duì)可配置邏輯塊進(jìn)行配置，G查找表(41)配置為相等邏輯，輸入由G1引入；F查找表(42)配置為相等邏輯，輸入由F1端引入；H查找表(43)配置為同或邏輯，其輸入分別從G查找表(41)、F查找表(42)、H1多路器(44)引入；YQ觸發(fā)器(413)輸出F查找表(42)的值，XQ觸發(fā)器(412)輸出DIN多路器(49)的值；(11)連接所有的可配置邏輯塊，使其成為一個(gè)首尾相連的蛇形一維矩陣；(12)對(duì)連接完的矩陣施加測(cè)試向量；第五次配置和測(cè)試步驟如下(13)對(duì)可配置邏輯塊進(jìn)行配置，G查找表(51)配置為相等邏輯，輸入由G1端引入；F查找表(52)配置為相等邏輯，輸入由F1端引入；H查找表(53)配置為相等邏輯，其輸入從H1多路器(54)引入；YQ觸發(fā)器(513)輸出G查找表(51)的值，XQ觸發(fā)器(512)輸出F查找表(52)的值；(14)連接所有的可配置邏輯塊，使其成為一個(gè)首尾相連的蛇形一維矩陣；(15)對(duì)連接完的矩陣施加測(cè)試向量。
2.根據(jù)權(quán)利要求1所述的五次配置完成FPGA可配置邏輯塊的測(cè)試方法，其特征在所述步驟(1)中，G查找表(11)的結(jié)果經(jīng)過Y多路器(17)輸出，F(xiàn)查找表(12)的結(jié)果經(jīng)過X多路器(15)輸出，H查找表(13)將H1多路器(14)的值經(jīng)DY多路器(18)以及YQ觸發(fā)器(113)輸出，H1多路器(14)選通C2，DIN多路器(19)選通C1，DIN多路器(19)的值經(jīng)過DX多路器(16)及XQ觸發(fā)器(112)輸出，SR多路器(110)選通C4，SR多路器(110)的值與XQ觸發(fā)器(112)和YQ觸發(fā)器(113)的復(fù)位端reset相連，EC多路器(111)選通C3，EC多路器(111)的值與XQ觸發(fā)器(112)和YQ觸發(fā)器(113)的使能端相連。
3.根據(jù)權(quán)利要求1所述的五次配置完成FPGA可配置邏輯塊的測(cè)試方法，其特征在所述步驟(2)中，每個(gè)可配置邏輯塊的輸入端C3、C4、G2、G3、G4、F2、F3、F4分別作為可控的公共輸入端并聯(lián)在一起，輸出端Y接下一級(jí)可配置邏輯塊的G1端，輸出端X接下一級(jí)可配置邏輯塊的F1端，輸出端YQ接下一級(jí)可配置邏輯塊的C2端，輸出端XQ接下一級(jí)可配置邏輯塊的C1端。
4.根據(jù)權(quán)利要求1所述的五次配置完成FPGA可配置邏輯塊的測(cè)試方法，其特征在所述步驟(3)中，在第一級(jí)可配置邏輯塊的F查找表(12)輸入端F1、F2、F3、F4使用窮舉法加測(cè)試向量，即輸入端F1、F2、F3、F4每種可能的邏輯組合都至少出現(xiàn)一次；在G查找表(11)輸入端G1、G2、G3、G4使用窮舉法加測(cè)試向量；在輸入端C1、C2加測(cè)試向量時(shí)需要保證C1、C2各經(jīng)歷一次從0到1的變化以及一次從1到0的變化，C3是XQ觸發(fā)器(112)和YQ觸發(fā)器(113)的使能信號(hào)在測(cè)試時(shí)需保持有效，C4是復(fù)位信號(hào)在測(cè)試時(shí)將XQ觸發(fā)器(112)和YQ觸發(fā)器(113)復(fù)位。
5.根據(jù)權(quán)利要求1所述的五次配置完成FPGA可配置邏輯塊的測(cè)試方法，其特征在所述步驟(4)中，G查找表(21)的結(jié)果經(jīng)過Y多路器(27)輸出，F(xiàn)查找表(22)的結(jié)果經(jīng)過X多路器(25)輸出，H查找表(23)將DIN多路器(24)的值經(jīng)DX多路器(26)及XQ觸發(fā)器(212)輸出，H1多路器(24)選通C3，DIN多路器(29)選通C4，SR多路器(210)選通C1，SR多路器(210)的值與XQ觸發(fā)器(212)和YQ觸發(fā)器(213)的復(fù)位端reset相連，EC多路器(211)選通C2，EC多路器(211)的值與XQ觸發(fā)器(212)和YQ觸發(fā)器(213)的使能端相連。
6.根據(jù)權(quán)利要求1所述的五次配置完成FPGA可配置邏輯塊的測(cè)試方法，其特征在所述步驟(5)中，每個(gè)可配置邏輯塊的輸入端C1、C2、G2、G3、G4、F2、F3、F4分別作為可控的公共輸入端并聯(lián)在一起，輸出端Y接下一級(jí)可配置邏輯塊的G1端，輸出端X接下一級(jí)可配置邏輯塊的F1端，輸出端YQ接下一級(jí)可配置邏輯塊的C4端，輸出端XQ接下一級(jí)可配置邏輯塊的C3端。
7.根據(jù)權(quán)利要求1所述的五次配置完成FPGA可配置邏輯塊測(cè)試的方法，其特征在所述步驟(6)中，在第一級(jí)可配置邏輯塊的F查找表(22)輸入端F1、F2、F3、F4使用窮舉法加測(cè)試向量；在G查找表(21)輸入端G1、G2、G3、G4使用窮舉法加測(cè)試向量；在輸入端C3、C4加測(cè)試向量時(shí)需要確保C3、C4各經(jīng)歷一次從0到1的變化以及一次從1到0的變化，C2是XQ觸發(fā)器(212)和YQ觸發(fā)器(213)的使能信號(hào)在測(cè)試時(shí)需保持有效，C1是復(fù)位信號(hào)在測(cè)試時(shí)將XQ觸發(fā)器(212)和YQ觸發(fā)器(213)復(fù)位。
8.根據(jù)權(quán)利要求1所述的五次配置完成FPGA可配置邏輯塊的測(cè)試方法，其特征在所述步驟(7)中，G查找表(31)的結(jié)果經(jīng)過DX多路器(36)以及XQ觸發(fā)器(312)輸出，F(xiàn)查找表(32)的結(jié)果經(jīng)過X多路器(35)輸出，H查找表(33)將H1多路器(34)的值經(jīng)Y多路器(37)輸出，Y多路器(34)選通C1，DIN多路器(39)選通C2，SR多路器(310)選通C3，SR多路器(310)的值與XQ觸發(fā)器(312)和YQ觸發(fā)器(313)的置位set相連，EC多路器(311)選通C4，EC多路器(311)的值與XQ觸發(fā)器(312)和YQ觸發(fā)器(313)的使能端相連。
9.根據(jù)權(quán)利要求1所述的五次配置完成FPGA可配置邏輯塊的測(cè)試方法，其特征在所述步驟(8)中，每個(gè)可配置邏輯塊的輸入端C3、C4分別作為可控的公共輸入端并聯(lián)在一起，輸出端Y接下一級(jí)可配置邏輯塊的C1端，輸出端X接下一級(jí)可配置邏輯塊的F1端，輸出端YQ接下一級(jí)可配置邏輯塊的C2端，輸出端XQ接下一級(jí)可配置邏輯塊的G1端。
10.根據(jù)權(quán)利要求1所述的五次配置完成FPGA可配置邏輯塊的測(cè)試方法，其特征在所述步驟(9)中，第一級(jí)可配置邏輯塊的F查找表(32)的輸入端F1、G查找表(31)的輸入端G1以及DIN多路器(34)的輸入端C1共同構(gòu)成了對(duì)H查找表(33)的測(cè)試向量，測(cè)試時(shí)采用窮舉法；在輸入端C2，測(cè)試向量需要確保C2的值經(jīng)歷一次從0到1的變化以及一次從1到0的變化，C4是XQ觸發(fā)器(312)和YQ觸發(fā)器(313)的使能信號(hào)在測(cè)試時(shí)需保持有效，C3是置位信號(hào)在測(cè)試時(shí)將XQ觸發(fā)器(312)和YQ觸發(fā)器(313)置位。
11.根據(jù)權(quán)利要求1所述的五次配置完成FPGA可配置邏輯塊的測(cè)試方法，其特征在所述步驟(10)中，G查找表(41)的結(jié)果經(jīng)過Y多路器(47)輸出，F(xiàn)查找表(42)的結(jié)果經(jīng)過DY多路器(48)及YQ觸發(fā)器(413)輸出，H查找表(43)的結(jié)果經(jīng)X多路器(45)輸出，H1多路器(44)選通C4，DIN多路器(49)選通C3，SR多路器(410)選通C2，SR多路器(410)的值與XQ觸發(fā)器(412)和YQ觸發(fā)器(413)的置位端set相連，EC多路器(411)選通C1，EC多路器(411)的值與XQ觸發(fā)器(412)和YQ觸發(fā)器(413)的使能端相連。
12.根據(jù)權(quán)利要求1所述的五次配置完成FPGA可配置邏輯塊的測(cè)試方法，其特征在所述步驟(11)中，每個(gè)可配置邏輯塊的輸入端C1、C2分別作為可控的公共輸入端并聯(lián)在一起，輸出端Y接下一級(jí)可配置邏輯塊的G1端，輸出端X接下一級(jí)可配置邏輯塊的C4端，輸出端YQ接下一級(jí)可配置邏輯塊的F1端，輸出端XQ接下一級(jí)可配置邏輯塊的C3端。
13.根據(jù)權(quán)利要求1所述的五次配置完成FPGA可配置邏輯塊的測(cè)試方法，其特征在所述步驟(12)中，第一級(jí)可配置邏輯塊的F查找表(42)的輸入端F1、G查找表(41)的輸入端G1及H1多路器(44)的輸入端C4共同構(gòu)成了對(duì)H查找表(43)的測(cè)試向量，測(cè)試時(shí)采用窮舉法；在輸入端C3，測(cè)試向量需要確保C3的值經(jīng)歷一次從0到1的變化以及一次從1到0的變化，C1是XQ觸發(fā)器(412)和YQ觸發(fā)器(413)的使能信號(hào)在測(cè)試時(shí)需保持有效，C2是置位信號(hào)可在測(cè)試時(shí)將XQ觸發(fā)器(412)和YQ觸發(fā)器(413)置位。
14.根據(jù)權(quán)利要求1所述的五次配置完成FPGA可配置邏輯塊的測(cè)試方法，其特征在所述步驟(13)中，G查找表(51)的結(jié)果經(jīng)過DY多路器(58)輸出同時(shí)也從Y多路器(57)輸出，F(xiàn)查找表(52)的結(jié)果經(jīng)過DX多路器(56)從XQ觸發(fā)器(512)輸出，H查找表(53)將H1多路器(54)的值經(jīng)X多路器(55)輸出，H1多路器(54)選通C1，DIN多路器(59)選通C2，SR多路器(510)選通C3，SR多路器(510)的值與XQ觸發(fā)器(512)和YQ觸發(fā)器(513)的復(fù)位端reset端或置位端set相連，EC多路器(511)選通C4，EC多路器(511)的值與XQ觸發(fā)器(512)和YQ觸發(fā)器(513)的使能端相連。
15.根據(jù)權(quán)利要求1所述的五次配置完成FPGA可配置邏輯塊的測(cè)試方法，其特征在所述步驟(14)中，每個(gè)可配置邏輯塊的輸入端C3、C4分別作為可控的公共輸入端并聯(lián)在一起，輸出端X接下一級(jí)可配置邏輯塊的C1端，輸出端YQ接下一級(jí)可配置邏輯塊的G1端，輸出端XQ接下一級(jí)可配置邏輯塊的F1端。
16.根據(jù)權(quán)利要求1所述的五次配置完成FPGA可配置邏輯塊的測(cè)試方法，其特征在所述步驟(15)中，在第一級(jí)可配置邏輯塊的F查找表(52)輸入端F1，測(cè)試向量需要確保F1的值經(jīng)歷一次從0到1的變化以及一次從1到0的變化；在G查找表(51)輸入端G1，測(cè)試向量需要確保G1的值經(jīng)歷一次從0到1的變化以及一次從1到0的變化；在輸入端C1加測(cè)試向量時(shí)需要確保C1經(jīng)歷一次從0到1的變化以及一次從1到0的變化，C4是XQ觸發(fā)器(512)和YQ觸發(fā)器(513)的使能信號(hào)在測(cè)試時(shí)需保持有效，C3是復(fù)位信號(hào)或置位信號(hào)可在測(cè)試時(shí)將XQ觸發(fā)器(512)和YQ觸發(fā)器(513)復(fù)位或置位。
全文摘要
一種五次配置完成FPGA可配置邏輯塊的測(cè)試方法，其特點(diǎn)在于將FPGA可配置邏輯塊的時(shí)序邏輯電路和組合邏輯電路結(jié)合起來(lái)測(cè)試，通過優(yōu)化安排測(cè)試資源，交叉使用同或、異或等函數(shù)和窮舉法的測(cè)試向量，減少了測(cè)試配置次數(shù)；本發(fā)明中使用了級(jí)連蛇形一維陣列的技術(shù)，將所有待測(cè)可配置邏輯塊按滿足測(cè)試可控制性和測(cè)試可觀測(cè)的要求串聯(lián)起來(lái)測(cè)試，既簡(jiǎn)化了設(shè)計(jì)復(fù)雜程度，又減少了測(cè)試輸入輸出端口，并且達(dá)到了100％的測(cè)試覆蓋率，有效的降低了測(cè)試成本。
文檔編號(hào)G01R31/28GK101038323SQ200710063888
公開日2007年9月19日 申請(qǐng)日期2007年2月14日 優(yōu)先權(quán)日2007年2月14日
發(fā)明者文治平, 周濤, 杜忠, 陳雷, 李學(xué)武, 張帆, 劉增容, 張彥龍, 儲(chǔ)鵬 申請(qǐng)人:北京時(shí)代民芯科技有限公司