專利名稱：集成電路的測(cè)試電路的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及集成電路測(cè)試領(lǐng)域，更具體地說，本實(shí)用新型涉及一種含有高階計(jì)數(shù)器的集成電路的測(cè)試電路。
背景技術(shù)：
含有高階計(jì)數(shù)器的集成電路，例如以含有高階計(jì)數(shù)器的電源監(jiān)控芯片AZ809為例，其基本功能可參考圖2所示。在測(cè)試時(shí)，如果電源VCC上升超過監(jiān)控閾值VTH后，經(jīng)過約280ms(典型值)之后輸出RESET才會(huì)升高。
因此在最終測(cè)試的時(shí)候，如果要測(cè)量監(jiān)控閾值VTH，那么逐漸增加VCC，直到RESET變高，此時(shí)的VCC就是我們要測(cè)量的監(jiān)控閾值VTH。例如VCC以10mV為步長(zhǎng)上升，則每增加10mV都要等待幾百毫秒，然后根據(jù)測(cè)到的輸出RESET端的電壓是否變高來確定是否找到了監(jiān)控閾值VTH。對(duì)于大批量的最終測(cè)試，其成本是難以接受的。但如果不測(cè)監(jiān)控閾值VTH，又不能保證芯片的監(jiān)控閾值VTH都在其規(guī)格要求以內(nèi)。
于是就需要一種測(cè)試技術(shù)可以克服上述的傳統(tǒng)測(cè)試方法費(fèi)時(shí)和成本高的缺點(diǎn)。
實(shí)用新型內(nèi)容本實(shí)用新型的目的是提供一種含有高階計(jì)數(shù)器的集成電路的測(cè)試電路以縮短測(cè)試時(shí)間和節(jié)約成本。
根據(jù)本實(shí)用新型的一方面，提供一種用于集成電路測(cè)試的測(cè)試電路，所述電路包括一比較器，兩個(gè)輸入端分別連接分壓電阻以設(shè)置偏置電壓；一檢流電阻，一端接地，另一端連接至待測(cè)集成電路及一耦合電容；一限流電阻，一端連接于所述比較器，另一端連接一二極管；
一二極管，正極與所述限流電阻相連，負(fù)極連接至一儲(chǔ)能電容；一放電開關(guān)，并聯(lián)在所述儲(chǔ)能電容兩端，其由測(cè)試控制端控制；所述二極管的負(fù)極、儲(chǔ)能電容的一端以及放電開關(guān)的一端連接所述測(cè)試電路的測(cè)試輸出端。
根據(jù)本實(shí)用新型的一實(shí)施例，所述比較器的反向輸入端比同相輸入端偏置在高10mV的直流工作點(diǎn)上。
根據(jù)本實(shí)用新型的一實(shí)施例，所述比較器的同相輸入端通過第一分壓電阻和第二分壓電阻R5偏置在VDD/2的直流工作點(diǎn)，比較器的反向輸入端通過第三分壓電阻、第四分壓電阻、第五分壓電阻預(yù)偏置在比同相輸入端高10mV的直流工作點(diǎn)上。
根據(jù)本實(shí)用新型的一實(shí)施例，具體包括如下電路一比較器，所述比較器的同相輸入端通過第一分壓電阻和第二分壓電阻偏置在VDD/2的直流工作點(diǎn)，所述比較器的反向輸入端通過第三分壓電阻、第四分壓電阻、第五分壓電阻預(yù)偏置在比同相輸入端高10mV的直流工作點(diǎn)上；一檢流電阻的一端接地，另一端和一耦合電容的一端及待測(cè)集成電路輸出端相連；耦合電容的另一端連在比較器的同相輸入端，比較器的輸出端連一限流電阻的一端，限流電阻的另一端連一二極管的正端；二極管的負(fù)端連在儲(chǔ)能電容的一端，儲(chǔ)能電容的另一端接地；一放電開關(guān)并聯(lián)在儲(chǔ)能電容的兩端，放電開關(guān)的控制端由測(cè)試控制端控制，所述測(cè)試電路的測(cè)試輸出端連接在二極管的負(fù)端、放電開關(guān)以及儲(chǔ)能電容的一端。
根據(jù)本實(shí)用新型的一實(shí)施例，使用所述測(cè)試電路進(jìn)行測(cè)試時(shí)，測(cè)量所述測(cè)試電路的測(cè)試輸出端，所述測(cè)試輸出端連接至示波器顯示測(cè)試結(jié)果。
根據(jù)本實(shí)用新型的一實(shí)施例，通過所述測(cè)試電路的測(cè)試輸出端測(cè)量，可在10ms的時(shí)間內(nèi)判斷出待測(cè)集成電路的輸入是否達(dá)到一預(yù)定的監(jiān)控閾值。
采用本實(shí)用新型的技術(shù)方案，該種測(cè)試電路可極大得縮短含有高階技數(shù)器的集成電路的測(cè)試時(shí)間并大大得節(jié)約了成本。


本實(shí)用新型的上述的以及其他的特征、性質(zhì)和優(yōu)勢(shì)將通過
以下結(jié)合附圖對(duì)實(shí)施例的描述而變得更加明顯，在附圖中相同的附圖標(biāo)記始終表示相同的特征，其中圖1是根據(jù)本實(shí)用新型一實(shí)施例的測(cè)試電路的電路圖。
圖2是含有高階計(jì)數(shù)器的電源監(jiān)控芯片AZ809的基本功能示意圖。
圖3是根據(jù)本實(shí)用新型一實(shí)施例的VCC未達(dá)到VTH時(shí)的示波器顯示圖。
圖4是根據(jù)本實(shí)用新型一實(shí)施例的VCC超過VTH時(shí)的示波器顯示圖。
具體實(shí)施方式
如上面所述的，對(duì)于大批量的最終測(cè)試時(shí)候所花費(fèi)的大量時(shí)間和高昂的成本是生產(chǎn)廠商所難以接收的，因而，本實(shí)用新型提供了一種用于集成電路測(cè)試的測(cè)試電路，該電路包括一比較器，兩個(gè)輸入端分別連接分壓電阻以設(shè)置偏置電壓；一檢流電阻，一端接地，另一端連接至待測(cè)集成電路及一耦合電容；一限流電阻，一端連接于比較器，另一端連接一二極管；一二極管，正極與限流電阻相連，負(fù)極連接至一儲(chǔ)能電容；一放電開關(guān)，并聯(lián)在儲(chǔ)能電容兩端，其由測(cè)試控制端控制；二極管的負(fù)極、儲(chǔ)能電容的一端以及放電開關(guān)的一端連接測(cè)試電路的測(cè)試輸出端。
參考圖1，其實(shí)根據(jù)本實(shí)用新型的測(cè)試電路的一具體實(shí)施例的電路圖，該電路具體包括一比較器CM，比較器CM具有同相輸入端“+”、反相輸入端“-”、電源端Vcc、接地端GND以及輸出端out，比較器CM的同相輸入端“+”通過第一分壓電阻R4和第二分壓電阻R5偏置在約VDD/2的直流工作點(diǎn)，比較器的反向輸入端“-”通過第三分壓電阻R8、第四分壓電阻R7、第五分壓電阻R6預(yù)偏置在比同相輸入端VCC+高約10mV的直流工作點(diǎn)上，一檢流電阻R0的一端接地gnd而另一端和耦合電容C0的一端及待測(cè)集成電路IC的輸出端Vss相連，耦合電容C0的另一端連在比較器CM的同相輸入端“+”，比較器CM的輸出out連在一限流電阻R10的一端，限流電阻R10的另一端連在一二極管D1，根據(jù)本實(shí)用新型的一實(shí)施例，為一快恢復(fù)二極管的正端，二極管D1的負(fù)端連在一儲(chǔ)能電容C1的一端，儲(chǔ)能電容C1的另一端接地gnd，放電開關(guān)ENZ并聯(lián)在儲(chǔ)能電容C1的兩端，放電開關(guān)ENZ的控制端由測(cè)試控制端，例如CP測(cè)試機(jī)臺(tái)或者FT測(cè)試機(jī)臺(tái)給出，測(cè)試電路的測(cè)試輸出端test連接二極管D1的負(fù)端、放電開關(guān)ENZ的一端以及儲(chǔ)能電容C1的一端。
采用本實(shí)用新型的測(cè)試電路進(jìn)行測(cè)試時(shí)測(cè)試測(cè)試電路的輸出測(cè)試端，即test端，test端可連接于一示波器以顯示測(cè)試的結(jié)果，用示波器顯示測(cè)試結(jié)果，參考圖3和圖4所示，圖3和圖4分別示出了是根據(jù)本實(shí)用新型一實(shí)施例的VCC未達(dá)到VTH時(shí)的示波器顯示圖以及根據(jù)本實(shí)用新型一實(shí)施例的VCC超過VTH時(shí)的示波器顯示圖。
如圖3和圖4中所示的，若CH2所顯示的test端電壓沒有明顯變化，說明電壓監(jiān)控集成電路的輸入VCC未到達(dá)被測(cè)芯片的預(yù)定監(jiān)控閾值VTH，若CH2所顯示的test端電壓在一段時(shí)間后變?yōu)楦唠娖剑f明電壓監(jiān)控集成電路的輸入VCC已經(jīng)到達(dá)被測(cè)芯片的預(yù)定監(jiān)控閾值VTH，判斷被測(cè)芯片的預(yù)定監(jiān)控閾值VTH。
根據(jù)本實(shí)用新型的一實(shí)施例，繼續(xù)參考圖3和圖4，監(jiān)測(cè)test端電壓時(shí)，當(dāng)VCC跳變到超過預(yù)定監(jiān)控閾值VTH的值時(shí)，計(jì)數(shù)器開始工作，電壓脈沖被比較器檢測(cè)到，比較器在電壓脈沖作用下翻轉(zhuǎn)，輸出短暫高電平，通過二極管D1給儲(chǔ)能電容C1充電。C1沒有放電回路，來一個(gè)脈沖充一點(diǎn)電，脈沖的持續(xù)時(shí)間很短，必須若干個(gè)脈沖之后C1的電壓才會(huì)沖高，達(dá)到VCC-0.7V的值。也就是說從VCC＞VTH開始到test＝high level的延遲是可以通過儲(chǔ)能電容C1的值來調(diào)節(jié)的，使它遠(yuǎn)小于電壓監(jiān)控IC內(nèi)部計(jì)數(shù)器300ms的計(jì)數(shù)時(shí)間，約為10ms，從而達(dá)到縮短單個(gè)芯片的測(cè)試時(shí)間的目的也節(jié)約了測(cè)試的成本。
采用本實(shí)用新型的測(cè)試電路的測(cè)試輸出端測(cè)量，可在10ms的時(shí)間內(nèi)判斷出待測(cè)集成電路的輸入是否達(dá)到一預(yù)定的監(jiān)控閾值。
采用本實(shí)用新型的技術(shù)方案，采用實(shí)用新型所提供的測(cè)試電路可極大得縮短含有高階技數(shù)器的集成電路的測(cè)試時(shí)間并大大得節(jié)約了成本。
雖然本實(shí)用新型的技術(shù)方案已經(jīng)結(jié)合較佳的實(shí)施例說明于上，但是本領(lǐng)域的技術(shù)人員應(yīng)該理解，對(duì)于上述的實(shí)施例的各種修改或改變是可以預(yù)見的，這不應(yīng)當(dāng)被視為超出了本實(shí)用新型的保護(hù)范圍，因此，本實(shí)用新型的保護(hù)范圍不限于上述具體描述的實(shí)施例，而應(yīng)該是符合此處所揭示的創(chuàng)新性特征的最寬泛的范圍。
權(quán)利要求1.一種用于集成電路測(cè)試的測(cè)試電路，其特征在于，所述電路包括一比較器，兩個(gè)輸入端分別連接分壓電阻以設(shè)置偏置電壓；一檢流電阻，一端接地，另一端連接至待測(cè)集成電路及一耦合電容；一限流電阻，一端連接于所述比較器，另一端連接一二極管；一二極管，正極與所述限流電阻相連，負(fù)極連接至一儲(chǔ)能電容；一放電開關(guān)，并聯(lián)在所述儲(chǔ)能電容兩端，其由測(cè)試控制端控制；所述二極管的負(fù)極、儲(chǔ)能電容的一端以及放電開關(guān)的一端連接所述測(cè)試電路的測(cè)試輸出端。
2.如權(quán)利要求1所述的測(cè)試電路，其特征在于，所述比較器的反向輸入端比同相輸入端偏置在高10mV的直流工作點(diǎn)上。
3.如權(quán)利要求2所述的測(cè)試電路，其特征在于，所述比較器的同相輸入端通過第一分壓電阻和第二分壓電阻R5偏置在VDD/2的直流工作點(diǎn)，比較器的反向輸入端通過第三分壓電阻、第四分壓電阻、第五分壓電阻預(yù)偏置在比同相輸入端高10mV的直流工作點(diǎn)上。
4.如權(quán)利要求3所述的測(cè)試電路，其特征在于，具體包括如下電路一比較器，所述比較器的同相輸入端通過第一分壓電阻和第二分壓電阻偏置在VDD/2的直流工作點(diǎn)，所述比較器的反向輸入端通過第三分壓電阻、第四分壓電阻、第五分壓電阻預(yù)偏置在比同相輸入端高10mV的直流工作點(diǎn)上；一檢流電阻的一端接地，另一端和一耦合電容的一端及待測(cè)集成電路輸出端相連；耦合電容的另一端連在比較器的同相輸入端，比較器的輸出端連一限流電阻的一端，限流電阻的另一端連一二極管的正端；二極管的負(fù)端連在儲(chǔ)能電容的一端，儲(chǔ)能電容的另一端接地；一放電開關(guān)并聯(lián)在儲(chǔ)能電容的兩端，放電開關(guān)的控制端由測(cè)試控制端控制，所述測(cè)試電路的測(cè)試輸出端連接在二極管的負(fù)端、放電開關(guān)以及儲(chǔ)能電容的一端。
5.如權(quán)利要求1所述的測(cè)試電路，其特征在于，使用所述測(cè)試電路進(jìn)行測(cè)試時(shí)，測(cè)量所述測(cè)試電路的測(cè)試輸出端，所述測(cè)試輸出端連接至示波器顯示測(cè)試結(jié)果。
6.如權(quán)利要求5所述的測(cè)試電路，其特征在于通過所述測(cè)試電路的測(cè)試輸出端測(cè)量，可在10ms的時(shí)間內(nèi)判斷出待測(cè)集成電路的輸入是否達(dá)到一預(yù)定的監(jiān)控閾值。
專利摘要本實(shí)用新型揭示了一種用于集成電路測(cè)試的測(cè)試電路，該電路包括一比較器，兩個(gè)輸入端分別連接分壓電阻以設(shè)置偏置電壓；一檢流電阻，一端接地，另一端連接至待測(cè)集成電路及一耦合電容；一限流電阻，一端連接于比較器，另一端連接一二極管；一二極管，正極與限流電阻相連，負(fù)極連接至一儲(chǔ)能電容；一放電開關(guān)，并聯(lián)在儲(chǔ)能電容兩端，其由測(cè)試控制端控制；二極管的負(fù)極、儲(chǔ)能電容的一端以及放電開關(guān)的一端連接測(cè)試電路的測(cè)試輸出端。采用本實(shí)用新型的技術(shù)方案，大大縮短單個(gè)芯片的測(cè)試時(shí)間同時(shí)節(jié)約了測(cè)試的成本。
文檔編號(hào)G01R31/28GK2844936SQ20052012230
公開日2006年12月6日 申請(qǐng)日期2005年8月23日 優(yōu)先權(quán)日2005年8月23日
發(fā)明者施浩 申請(qǐng)人:Bcd半導(dǎo)體制造有限公司