專(zhuān)利名稱(chēng)：具有用于測(cè)量?jī)?nèi)部存儲(chǔ)器宏的ac特性的測(cè)試電路的集成電路裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及具有用于測(cè)量?jī)?nèi)部存儲(chǔ)器宏的AC特性的測(cè)試電路的集成電路裝置，具體地，涉及具有下述測(cè)試電路的集成電路裝置，該測(cè)試電路提高了對(duì)RAM宏訪問(wèn)時(shí)間的測(cè)量精度，并且能夠測(cè)量控制時(shí)鐘的時(shí)鐘寬度以及控制時(shí)鐘的建立時(shí)間和保持時(shí)間的特性值。
背景技術(shù)：
除了邏輯電路以外還包括RAM或其他存儲(chǔ)器宏的諸如ASIC裝置的集成電路裝置需要非常精確地測(cè)試內(nèi)部RAM宏的訪問(wèn)時(shí)間和其他AC特性。因?yàn)檫@些測(cè)量是使用外部測(cè)試裝置來(lái)進(jìn)行的，所以建議在RAM宏的輸入級(jí)和輸出級(jí)中設(shè)置觸發(fā)器(flip-flop)，以便響應(yīng)于第一時(shí)鐘脈沖，將控制時(shí)鐘脈沖從輸入級(jí)觸發(fā)器輸入到RAM宏，并且利用第二時(shí)鐘將來(lái)自RAM宏的輸出捕獲到輸出級(jí)觸發(fā)器中。
圖1表示RAM宏測(cè)量的現(xiàn)有技術(shù)的方法。將第一觸發(fā)器12設(shè)置在包括在集成電路10中的RAM宏14的輸入級(jí)中，而將第二觸發(fā)器16設(shè)置在輸出級(jí)中；來(lái)自外部測(cè)試裝置18的輸入信號(hào)S12被第一觸發(fā)器12利用第一時(shí)鐘S1的定時(shí)捕獲，而控制時(shí)鐘脈沖CLKt被輸入到RAM宏14。此外，RAM宏數(shù)據(jù)輸出Dout被第二觸發(fā)器16利用第二時(shí)鐘S2的定時(shí)捕獲，并被提供給外部測(cè)試裝置18。通過(guò)參照第一時(shí)鐘S1來(lái)改變第二時(shí)鐘S2的定時(shí)，以確定可以獲得正確數(shù)據(jù)輸出Dout的定時(shí)，來(lái)測(cè)量RAM宏14的訪問(wèn)時(shí)間。
RAM宏與控制時(shí)鐘CLKt同步地開(kāi)始讀取操作，并且在規(guī)定的訪問(wèn)時(shí)間后輸出所讀出的數(shù)據(jù)輸出Dout。通過(guò)選擇地址Add，使得所讀出的數(shù)據(jù)從H電平變?yōu)長(zhǎng)電平、或者從L電平變?yōu)镠電平，從而能夠檢測(cè)數(shù)據(jù)輸出Dout的輸出定時(shí)。
此外，例如在日本專(zhuān)利特開(kāi)No.2001-208804中提出了一種技術(shù)，在該技術(shù)中，產(chǎn)生上述第一時(shí)鐘S1和第二時(shí)鐘S2的電路包括在該集成電路裝置中，并且在通過(guò)所包括的可變延遲控制電路來(lái)修改第二時(shí)鐘S2的定時(shí)的同時(shí)，執(zhí)行類(lèi)似的測(cè)量。
然而，當(dāng)使用測(cè)量在RAM宏之前和之后設(shè)置的觸發(fā)器之間的延時(shí)的方法時(shí)，由于下述的因素而使得在測(cè)量值中產(chǎn)生幾百皮秒量級(jí)的誤差，這些因素有產(chǎn)生測(cè)試裝置控制時(shí)鐘S1和S2的精確度、與控制時(shí)鐘S1、S2相對(duì)應(yīng)的觸發(fā)器的延時(shí)差、以及觸發(fā)器本身的操作精確度。SRAM和其他高速RAM的訪問(wèn)時(shí)間例如可以是大約1nsec，所以上述測(cè)量誤差太大而不能被忽略。
因此，本發(fā)明的一個(gè)目的是提供一種具有內(nèi)部測(cè)試電路的集成電路裝置，該內(nèi)部測(cè)試電路能夠?qū)?nèi)部RAM宏的AC特性進(jìn)行精確的測(cè)量。
本發(fā)明的另一目的是提供一種具有內(nèi)部測(cè)試電路的集成電路裝置，該內(nèi)部測(cè)試電路能夠精確地測(cè)量?jī)?nèi)部RAM的時(shí)鐘訪問(wèn)時(shí)間，并且能夠精確地測(cè)量控制脈沖(或者控制時(shí)鐘)的脈沖寬度以及控制脈沖(或者控制時(shí)鐘)的建立時(shí)間和保持時(shí)間的特性值。

發(fā)明內(nèi)容
本發(fā)明的第一方面是一種集成電路裝置，其具有存儲(chǔ)器宏和測(cè)試控制電路，該存儲(chǔ)器宏在正常操作期間響應(yīng)于控制脈沖而鎖存輸入地址，并產(chǎn)生與該輸入地址相對(duì)應(yīng)的數(shù)據(jù)輸出，該測(cè)試控制電路在測(cè)試期間執(zhí)行存儲(chǔ)器宏特性測(cè)試。通過(guò)連接規(guī)定數(shù)量的級(jí)來(lái)構(gòu)造環(huán)形振蕩器，這些級(jí)包括一個(gè)或更多個(gè)存儲(chǔ)器宏單元，該存儲(chǔ)器宏單元具有存儲(chǔ)器宏和脈沖發(fā)生電路，該脈沖發(fā)生電路在測(cè)試期間響應(yīng)于輸入脈沖而產(chǎn)生用于測(cè)試的控制脈沖；并且該測(cè)試控制電路測(cè)量環(huán)形振蕩器的振蕩頻率或周期。
根據(jù)該第一方面，將存儲(chǔ)器宏的數(shù)據(jù)輸出提供給后級(jí)脈沖發(fā)生電路以產(chǎn)生控制脈沖，以使得包括存儲(chǔ)器宏的環(huán)形振蕩器進(jìn)行振蕩。通過(guò)將振蕩周期除以規(guī)定數(shù)量的級(jí)，并將脈沖發(fā)生電路的延時(shí)排除在外，可以精確地測(cè)量存儲(chǔ)器宏的訪問(wèn)時(shí)間。
在本發(fā)明的上述第一方面的優(yōu)選實(shí)施例中，可以對(duì)脈沖發(fā)生電路的脈沖寬度進(jìn)行可變控制，并且在對(duì)控制脈沖寬度進(jìn)行可變控制的同時(shí)，監(jiān)測(cè)環(huán)形振蕩器的振蕩狀態(tài)。通過(guò)這種方式，可以測(cè)量控制脈沖寬度的極限值。
在本發(fā)明的上述第一方面的另一優(yōu)選實(shí)施例中，通過(guò)可變延遲電路的規(guī)定延時(shí)來(lái)提供環(huán)形振蕩器中的振蕩脈沖，作為存儲(chǔ)器宏的測(cè)試地址。通過(guò)對(duì)該可變延遲電路的延時(shí)的可變控制，能夠測(cè)量存儲(chǔ)器宏的建立時(shí)間和保持時(shí)間的極限值。


圖1表示現(xiàn)有技術(shù)的RAM宏測(cè)量方法；圖2表示包括一個(gè)方面的測(cè)試電路的集成電路裝置的結(jié)構(gòu)；圖3表示具有RAM宏的RAM宏單元RMU的結(jié)構(gòu)；圖4表示脈沖發(fā)生電路32的結(jié)構(gòu)和操作波形；圖5是表示在一個(gè)方面的測(cè)試期間環(huán)形振蕩器的操作的操作波形圖；圖6A和圖6B說(shuō)明了脈沖發(fā)生電路32中的延時(shí)；圖7表示能夠?qū)刂茣r(shí)鐘的脈沖寬度進(jìn)行可變控制的脈沖發(fā)生電路；圖8表示在一個(gè)方面測(cè)量建立時(shí)間的極限值的測(cè)試電路；圖9是表示測(cè)量建立時(shí)間的測(cè)試操作的波形圖；圖10表示在一個(gè)方面測(cè)量保持時(shí)間的極限值的測(cè)試電路；圖11是表示測(cè)量保持時(shí)間的測(cè)試操作的波形圖；圖12表示包括兩個(gè)環(huán)形振蕩器級(jí)的測(cè)試電路；以及，圖13表示包括一個(gè)環(huán)形振蕩器級(jí)的測(cè)試電路。
具體實(shí)施例方式
下面參照附圖來(lái)說(shuō)明本發(fā)明的實(shí)施例。
圖2表示本發(fā)明一實(shí)施例中的包括測(cè)試電路的集成電路裝置的結(jié)構(gòu)。該集成電路裝置除了具有內(nèi)部邏輯電路30以外，還具有諸如RAM宏(未示出)的存儲(chǔ)器宏。具有內(nèi)部RAM宏的RAM宏單元RMU1、2、3的輸出OUT1、2、3與后一級(jí)RAM宏單元的輸入IN2、3、1以級(jí)聯(lián)的方式相連，而在最后一級(jí)中的RAM宏單元RMU3的輸出OUT3經(jīng)由NAND門(mén)26和逆變器28反饋到初級(jí)RAM宏單元RMU1的輸入IN1，以形成環(huán)形振蕩器。
圖3表示具有RAM宏的RAM宏單元RMU的結(jié)構(gòu)。RAM宏14具有輸入鎖存電路141，用于響應(yīng)于作為控制脈沖的控制時(shí)鐘CLK而輸入地址ADD、數(shù)據(jù)輸入Din和寫(xiě)使能信號(hào)WE；以及存儲(chǔ)磁芯142，其至少具有解碼器、存儲(chǔ)器單元陣列和輸出電路，RAM宏14輸出讀出數(shù)據(jù)Dout。RAM宏單元RMU除了具有RAM宏14之外，還具有脈沖發(fā)生電路32，用于產(chǎn)生用于測(cè)試的控制脈沖CLKt。該脈沖發(fā)生電路32響應(yīng)于輸入脈沖IN的上升沿和下降沿而生成用于測(cè)試的控制脈沖CLKt。
此外，在RAM宏14中設(shè)置有輸入側(cè)開(kāi)關(guān)電路SWin和輸出側(cè)開(kāi)關(guān)電路SWout。在正常操作期間，這些開(kāi)關(guān)電路向輸入鎖存電路141提供地址信號(hào)Add和系統(tǒng)時(shí)鐘SCLK，作為地址信號(hào)ADD和控制時(shí)鐘CLK，并且輸出數(shù)據(jù)輸出Dout。另一方面，在測(cè)試期間，開(kāi)關(guān)電路SWin輸入由脈沖發(fā)生電路32產(chǎn)生的測(cè)試控制脈沖CLKt作為控制時(shí)鐘CLK，而開(kāi)關(guān)電路SWout輸出讀出數(shù)據(jù)輸出Dout作為RAM宏單元數(shù)據(jù)輸出脈沖OUT。經(jīng)由輸入側(cè)開(kāi)關(guān)電路SWin將數(shù)據(jù)輸出脈沖OUT提供給輸入鎖存電路141，作為構(gòu)成地址信號(hào)ADD的一部分的測(cè)試地址位TAdd。在正常操作期間和測(cè)試期間，通過(guò)測(cè)試切換信號(hào)TSW對(duì)開(kāi)關(guān)電路SWin和Swout進(jìn)行切換。
將與第一地址(TAdd＝L電平)相對(duì)應(yīng)的H電平數(shù)據(jù)以及與第二地址(TAdd＝H電平)相對(duì)應(yīng)的L電平數(shù)據(jù)寫(xiě)入到存儲(chǔ)磁芯142中。因此，在測(cè)試期間，將數(shù)據(jù)輸出Dout作為測(cè)試地址TAdd進(jìn)行反饋，從而每一次提供測(cè)試控制時(shí)鐘脈沖CLKt時(shí)，所輸出的數(shù)據(jù)輸出Dout都在H電平和L電平之間重復(fù)交替。即，當(dāng)在數(shù)據(jù)輸出Dout＝TAdd＝L電平的狀態(tài)下提供測(cè)試控制脈沖CLKt時(shí)，提供對(duì)應(yīng)的第一地址數(shù)據(jù)輸出Dout＝H電平。然后，當(dāng)隨后提供測(cè)試控制脈沖CLKt時(shí)，輸出與第二地址相對(duì)應(yīng)的數(shù)據(jù)輸出Dout＝L電平。
圖4表示脈沖發(fā)生電路32的結(jié)構(gòu)和操作波形。脈沖發(fā)生電路32包括NAND門(mén)321、322、323，逆變器324、326，以及串聯(lián)的偶數(shù)個(gè)逆變器級(jí)325。通過(guò)逆變器324和逆變器系列325以及NAND門(mén)321，響應(yīng)于輸入脈沖IN的上升沿而生成脈沖信號(hào)，并且通過(guò)逆變器系列325和逆變器326以及NAND門(mén)322，響應(yīng)于輸入脈沖IN(即，逆變器324的輸出的上升沿)的下降沿而生成脈沖信號(hào)。
在該輸入IN處于L電平的狀態(tài)下，串聯(lián)的偶數(shù)個(gè)逆變器級(jí)325的輸出為H電平，并且在該輸入IN在輸入脈沖的上升沿處進(jìn)入H電平的瞬時(shí)，NAND門(mén)321的輸出進(jìn)入L電平。在逆變器324和逆變器系列325的延時(shí)過(guò)去之后，逆變器系列325的輸出則變?yōu)長(zhǎng)電平，而NAND門(mén)321的輸出返回到H電平。即，響應(yīng)于輸入脈沖IN的上升沿而在NAND門(mén)321的輸出中產(chǎn)生負(fù)脈沖。此時(shí)，NAND門(mén)322的輸出被固定為H電平，以使得來(lái)自NAND門(mén)321的負(fù)脈沖被NAND門(mén)323反轉(zhuǎn)，并且該負(fù)脈沖通過(guò)NAND門(mén)323，從而產(chǎn)生測(cè)試控制脈沖CLKt。
與上述相反，在輸入脈沖IN的下降沿，由于逆變器系列325、逆變器326和NAND門(mén)322而使得在NAND門(mén)322的輸出中產(chǎn)生負(fù)脈沖，并且該負(fù)脈沖被反轉(zhuǎn)并通過(guò)NAND門(mén)323，以產(chǎn)生測(cè)試控制脈沖CLKt。因此，如圖4所示，響應(yīng)于輸入脈沖IN的上升沿和下降沿而產(chǎn)生測(cè)試控制脈沖CLKt。
返回到圖2，如上所述，將與第一地址(TAdd＝L電平)相對(duì)應(yīng)的H電平數(shù)據(jù)以及與第二地址(TAdd＝H電平)相對(duì)應(yīng)的L電平數(shù)據(jù)寫(xiě)入到RAM宏單元RMU1、2、3中的存儲(chǔ)磁芯中。此外，響應(yīng)于輸入脈沖IN的上升沿和下降沿而產(chǎn)生控制脈沖CLKt，以控制內(nèi)部RAM宏，并且輸出數(shù)據(jù)輸出Dout。因此，在測(cè)試期間，響應(yīng)于輸入脈沖IN的兩個(gè)沿，RAM宏單元RMU1、2、3分別開(kāi)始RAM宏讀取操作，并使輸出OUT1、2、3在H電平和L電平之間交替變化。因此，將這三個(gè)RAM宏單元RMU1、2、3級(jí)聯(lián)連接，并且連接最后一級(jí)單元RMU3的輸出OUT3，以使其反饋到初始級(jí)，從而由RAM宏單元構(gòu)造成環(huán)形振蕩器。
RAM宏訪問(wèn)時(shí)間圖5是表示在該實(shí)施例中，環(huán)形振蕩器在測(cè)試期間的操作的操作波形圖。在圖2所示的測(cè)試電路22中，在執(zhí)行測(cè)試之前，將H電平和L電平寫(xiě)入到各個(gè)RAM宏中的規(guī)定地址中。如上所述，這些規(guī)定地址與寫(xiě)入數(shù)據(jù)之間的關(guān)系使得H電平數(shù)據(jù)與第一地址(TAdd＝L電平)相對(duì)應(yīng)，而L電平數(shù)據(jù)與第二地址(TAdd＝H電平)相對(duì)應(yīng)。在將RAM宏單元RMU1、RMU2、RMU3的地址分別設(shè)置為第一、第二和第一地址的狀態(tài)下，當(dāng)提供一個(gè)系統(tǒng)時(shí)鐘SCLK的脈沖時(shí)，從各個(gè)RAM宏單元輸出數(shù)據(jù)輸出OUT1＝H、OUT2＝L、OUT3＝H。以上為初始化操作。
此后，測(cè)試控制電路22響應(yīng)于來(lái)自外部設(shè)備的測(cè)試信號(hào)TEST而將測(cè)試開(kāi)關(guān)信號(hào)TSW設(shè)置為H電平，并且通過(guò)這三個(gè)RAM宏單元構(gòu)成一環(huán)形振蕩器。在這種狀態(tài)下，測(cè)試設(shè)置信號(hào)TSET為L(zhǎng)電平，因此設(shè)置電路24向NAND門(mén)26的輸入端提供H電平。當(dāng)測(cè)試控制電路22將測(cè)試設(shè)置信號(hào)TSET切換到H電平時(shí)，對(duì)NAND門(mén)26的兩個(gè)輸入都變?yōu)镠電平，其輸出從H電平切換為L(zhǎng)電平，并且逆變器28使得初級(jí)RAM宏單元RMU1的輸入IN1從L電平上升到H電平。
響應(yīng)于輸入IN1中的這種變化，初級(jí)RAM宏單元RMU1內(nèi)的脈沖發(fā)生電路32產(chǎn)生控制脈沖CLKt1。該控制脈沖CLKt1被用作初級(jí)RAM宏單元中的RAM宏14的觸發(fā)器，以捕獲地址Add、TAdd1(＝ADD)，并且開(kāi)始讀取操作。通過(guò)該讀取操作，在規(guī)定的訪問(wèn)時(shí)間之后，將數(shù)據(jù)輸出OUT1從H電平切換到L電平。
將初級(jí)單元數(shù)據(jù)輸出OUT1的這種切換作為輸入IN2提供給第二級(jí)RAM宏單元RMU2，并且該RAM宏單元中的脈沖發(fā)生電路32產(chǎn)生控制脈沖CLKt2。使用該控制脈沖CLKt2作為觸發(fā)器，第二級(jí)RAM宏14捕獲L電平地址TAdd2和另一地址Add，執(zhí)行讀取操作，并將數(shù)據(jù)輸出OUT2切換到H電平。第三級(jí)RAM宏單元RMU3執(zhí)行類(lèi)似的操作，并且將數(shù)據(jù)輸出OUT3切換到L電平。
將最后一級(jí)RAM宏單元RMU3的數(shù)據(jù)輸出OUT3中的變化經(jīng)由NAND門(mén)26和逆變器28提供給初級(jí)單元RMU1的輸入IN1，并且響應(yīng)于該輸入IN1中的變化，生成控制脈沖CLKt1，執(zhí)行讀操作，并將數(shù)據(jù)輸出OUT1切換到H電平。此后，在第二和第三級(jí)中類(lèi)似地執(zhí)行讀取操作，并且同樣按順序來(lái)切換數(shù)據(jù)輸出OUT2、OUT3。
通過(guò)以上操作，包括三個(gè)RAM宏單元級(jí)的環(huán)形振蕩器進(jìn)行振蕩。測(cè)試控制電路22例如提取第三級(jí)RAM宏單元RMU3的數(shù)據(jù)輸出OUT3，并且測(cè)量該單元的振蕩頻率或周期。
然而，環(huán)形振蕩器除了包括三個(gè)RAM宏14之外，還包括脈沖發(fā)生電路32、NAND門(mén)26和逆變器28。因此，必須從上述測(cè)量周期中除去這些延時(shí)。此外，RAM宏14中的輸入/輸出級(jí)開(kāi)關(guān)SWin和SWout通過(guò)例如使用CMOS傳輸門(mén)或類(lèi)似的結(jié)構(gòu)，來(lái)幾乎無(wú)延遲地執(zhí)行切換。
圖6A和6B說(shuō)明了脈沖發(fā)生電路32中的延時(shí)。如上所述，在脈沖發(fā)生電路32中，當(dāng)輸入IN從L電平上升到H電平時(shí)，在圖6A所示的NAND門(mén)321、323的通道中產(chǎn)生控制脈沖CLKt，而當(dāng)輸入IN從H電平降到L電平時(shí)，在圖6B所示的逆變器324、NAND門(mén)322、323的通道中產(chǎn)生控制脈沖CLKt。因此，在圖2所示的包括三個(gè)宏單元級(jí)的環(huán)形振蕩器中，除了三個(gè)RAM宏之外，振蕩周期還包括七個(gè)NAND門(mén)、兩個(gè)或三個(gè)逆變器的延時(shí)。
測(cè)試控制電路22可以使用逆變器和NAND門(mén)與環(huán)形振蕩器結(jié)合，而且可以根據(jù)每一個(gè)逆變器和NAND門(mén)的周期來(lái)確定延時(shí)，或者可以預(yù)先提供每一個(gè)逆變器和NAND門(mén)的延時(shí)數(shù)據(jù)。在任一情況下，包括RAM宏單元的環(huán)形振蕩器的周期(排除了上述延時(shí))成為RAM宏訪問(wèn)時(shí)間。
測(cè)試控制電路22除了測(cè)量RAM宏訪問(wèn)時(shí)間之外，還在控制時(shí)鐘脈沖CLKt的脈沖寬度的可變控制期間，測(cè)量環(huán)形振蕩器的振蕩停止的極限?；蛘?，測(cè)試控制電路22通過(guò)可變地控制提供地址TAdd的定時(shí)，以對(duì)RAM宏控制時(shí)鐘脈沖CLKt的上升沿的建立時(shí)間和保持時(shí)間進(jìn)行可變地控制，來(lái)測(cè)量環(huán)形振蕩器的振蕩停止的極限值。
在上述環(huán)形振蕩器的操作的初始化操作中，將三個(gè)RAM宏單元級(jí)的數(shù)據(jù)輸出OUT1、2、3分別設(shè)置為H、L和H電平。然而，數(shù)據(jù)輸出OUT1、2、3也可以全部為H電平；或者可以全部為L(zhǎng)電平?；蛘?，可以使用任意組合。包括在各個(gè)RAM宏單元中的脈沖發(fā)生電路響應(yīng)于輸入IN脈沖的上升沿或下降沿而生成控制脈沖CLKt，因此每次訪問(wèn)數(shù)據(jù)輸出時(shí)電平的切換都發(fā)生改變，并且任何一個(gè)切換方向都是可接受的，這就足夠了。
控制時(shí)鐘的脈沖寬度圖7表示能夠?qū)刂茣r(shí)鐘的脈沖寬度進(jìn)行可變控制的脈沖發(fā)生電路。使用可變延遲單元327替代圖4中所示的脈沖發(fā)生電路的逆變器系列325。并且設(shè)置了延遲控制電路328，用于向可變延遲單元327提供延遲控制信號(hào)329。延遲控制電路328響應(yīng)于控制信號(hào)CNT，通過(guò)輸出規(guī)定的延遲控制信號(hào)329來(lái)執(zhí)行對(duì)可變延遲單元327的延遲量的可變控制。除此以外，該結(jié)構(gòu)與圖4中所示的結(jié)構(gòu)相同。
該逆變器系列的延時(shí)與控制脈沖CLKt的脈沖寬度相對(duì)應(yīng)。因此，通過(guò)延長(zhǎng)可變控制單元327的延遲量，使得控制脈沖CLKt的脈沖寬度更長(zhǎng)，而且通過(guò)縮短可變控制單元327的延遲量，使得控制脈沖CLKt的脈沖寬度更短。
因此，在該實(shí)施例中，在圖2的三個(gè)RAM宏單元級(jí)中，初級(jí)RAM宏單元RMU1中的脈沖發(fā)生電路是由圖7的電路構(gòu)成的，并且從測(cè)試控制電路22輸出用于控制脈沖寬度的脈沖寬度控制信號(hào)CNT。該脈沖寬度控制信號(hào)CNT可以由來(lái)自外部設(shè)備的測(cè)試控制信號(hào)Tcnt控制。在測(cè)試期間，如圖5所示，在使環(huán)形振蕩器進(jìn)行振蕩的狀態(tài)下，初級(jí)RAM宏單元RMU1中的控制脈沖CLKt1的脈沖寬度由脈沖寬度控制信號(hào)CNT可變地控制。即，如圖5所示，在控制脈沖CLKt1的脈沖寬度d1逐漸縮短或逐漸加長(zhǎng)時(shí)，測(cè)試控制電路22監(jiān)測(cè)是否保持了環(huán)形振蕩器的振蕩操作。
通過(guò)RAM宏規(guī)范(specifications)來(lái)規(guī)定該控制脈沖的最小脈沖寬度，并且通過(guò)使得能夠可變地控制脈沖寬度，可以根據(jù)是否保持了環(huán)形振蕩器的振蕩操作，來(lái)檢查初級(jí)RAM可以在脈沖寬度d1的哪一個(gè)范圍內(nèi)正常操作。
建立時(shí)間圖8表示在該實(shí)施例中測(cè)量建立時(shí)間的極限值的測(cè)試電路。圖3中所示的RAM宏14與控制時(shí)鐘CLK的上升沿同步地捕獲并鎖存地址ADD。因此，必須測(cè)量地址ADD相對(duì)于控制時(shí)鐘CLK的建立時(shí)間和保持時(shí)間的限制范圍。在圖8所示的測(cè)試電路中，提供通過(guò)延遲第二級(jí)數(shù)據(jù)輸出OUT2(而不是初級(jí)數(shù)據(jù)輸出OUT1)所獲得的信號(hào)，作為用于初級(jí)RAM宏單元RMU1的測(cè)試的地址TAdd1。此外，第二級(jí)數(shù)據(jù)輸出OUT2是初級(jí)數(shù)據(jù)輸出OUT1的反信號(hào)，因此提供第二級(jí)數(shù)據(jù)輸出OUT2反轉(zhuǎn)的結(jié)果作為初級(jí)測(cè)試地址TAdd1。并且，從測(cè)試控制單元22向可變延遲電路34提供建立時(shí)間控制信號(hào)TSA，其用于控制可變延遲電路34的延遲量。除此以外，該結(jié)構(gòu)與圖2所示的結(jié)構(gòu)相同。
圖9是表示測(cè)量建立時(shí)間的測(cè)試操作的波形圖。在提供給初級(jí)RAM宏的控制脈沖CLKt1的上升沿與用于切換初級(jí)數(shù)據(jù)輸出OUT1的定時(shí)之間，存在與由于三級(jí)RAM宏單元而導(dǎo)致的延時(shí)對(duì)應(yīng)的時(shí)間差。因此，如果采用初級(jí)數(shù)據(jù)輸出OUT1作為測(cè)試地址TAdd1，如圖2所示，則建立時(shí)間過(guò)長(zhǎng)。因此，在該實(shí)施例中，第二級(jí)RAM宏單元的數(shù)據(jù)輸出OUT2被延遲和反轉(zhuǎn)，并被提供作為初級(jí)測(cè)試地址TAdd1。
如圖9所示，通過(guò)將第二級(jí)數(shù)據(jù)輸出OUT2反轉(zhuǎn)并由于可變延遲電路34而使其延遲了延時(shí)d2，來(lái)產(chǎn)生初級(jí)測(cè)試地址TAdd1。通過(guò)對(duì)延時(shí)d2的可變控制，可以可變地控制建立時(shí)間tsa，該建立時(shí)間tsa是測(cè)試地址TAdd1的切換定時(shí)與控制時(shí)鐘CLKt1的上升沿之間的時(shí)間差。此外，因?yàn)榈诙?jí)數(shù)據(jù)輸出OUT2的切換定時(shí)較接近于控制脈沖CLKt1的上升沿，所以不必使可變延遲電路34的延遲量很大。還可以對(duì)初級(jí)和第三級(jí)數(shù)據(jù)輸出OUT1和OUT3進(jìn)行延遲，以用作初級(jí)測(cè)試地址TAdd1；但在這種情況下，可變延遲電路的延遲量必須較大，而且電路的尺寸也會(huì)變大。
測(cè)試控制電路22通過(guò)建立時(shí)間控制信號(hào)TSA來(lái)可變地控制可變延遲電路34的延遲量d2，可變地控制初級(jí)RAM宏單元中的RAM宏14的建立時(shí)間tsa，并且可以進(jìn)行監(jiān)測(cè)以確定環(huán)形振蕩器的振蕩在哪個(gè)建立時(shí)間停止，以測(cè)量建立時(shí)間的極限值。因此，可以使用來(lái)自外部測(cè)試裝置的控制信號(hào)Tcnt來(lái)設(shè)置該建立時(shí)間控制信號(hào)TSA，并且可以將測(cè)試控制電路22的測(cè)試結(jié)果信號(hào)Tout輸出給外部測(cè)試裝置，以表示環(huán)形振蕩器是否正在進(jìn)行振蕩?；蛘?，測(cè)試控制電路22可以自動(dòng)修改延遲量d2，每一次都記錄是否存在振蕩，并且最終輸出所記錄的結(jié)果。
保持時(shí)間圖10表示該實(shí)施例中的用于測(cè)量保持時(shí)間的極限值的測(cè)試電路。與圖2的不同之處在于第三級(jí)(其為前級(jí))的數(shù)據(jù)輸出OUT3被延遲并被提供給初級(jí)RAM宏單元RMU1的測(cè)試地址TAdd1，并且可以通過(guò)保持時(shí)間控制信號(hào)THA來(lái)改變可變延遲電路36的延遲量。與初級(jí)數(shù)據(jù)輸出OUT1相比，第三級(jí)的數(shù)據(jù)輸出OUT3被延遲了大約一個(gè)周期，以通過(guò)可變延遲電路36來(lái)反轉(zhuǎn)和延遲數(shù)據(jù)輸出OUT3，并將其作為測(cè)試地址TAdd1提供。除此以外，該結(jié)構(gòu)與圖2中的結(jié)構(gòu)相同。
圖11是表示用于測(cè)量保持時(shí)間的測(cè)試操作的波形圖?？勺冄舆t電路36將第三級(jí)數(shù)據(jù)輸出OUT3延遲規(guī)定延時(shí)d3并使其反轉(zhuǎn)，并且提供該結(jié)果作為測(cè)試地址信號(hào)TAdd1。響應(yīng)于第三級(jí)數(shù)據(jù)輸出OUT3的變化而產(chǎn)生初級(jí)控制脈沖CLKt1，以通過(guò)將第三級(jí)數(shù)據(jù)輸出OUT3延遲延時(shí)d3，來(lái)使得測(cè)試地址信號(hào)TAdd1能夠在控制脈沖CLKt1的上升沿之后經(jīng)過(guò)保持時(shí)間tha處發(fā)生改變。通過(guò)對(duì)該延時(shí)d3的可變控制，可以對(duì)相對(duì)于初級(jí)控制脈沖CLKt1的保持時(shí)間tha進(jìn)行可變控制。
因此，在環(huán)形振蕩器正在進(jìn)行振蕩的狀態(tài)下，測(cè)試控制電路22可以通過(guò)逐漸縮短保持時(shí)間tha來(lái)檢測(cè)用于停止振蕩操作的保持時(shí)間的極限值。
如圖11所示，甚至通過(guò)對(duì)第二級(jí)數(shù)據(jù)輸出OUT2進(jìn)行延遲并提供給初級(jí)測(cè)試地址TAdd1，也可以可變地控制保持時(shí)間。然而，必須使延遲量更大。在這種情況下，也必須對(duì)第二級(jí)數(shù)據(jù)輸出OUT2進(jìn)行反轉(zhuǎn)。
如上所述，通過(guò)使環(huán)形振蕩器電路中的任何一個(gè)振蕩時(shí)鐘(或者振蕩脈沖)延遲規(guī)定量，可以產(chǎn)生初級(jí)RAM宏單元的測(cè)試地址TAdd1，并且通過(guò)可變地控制該延時(shí)，可以檢測(cè)建立時(shí)間的極限值和保持時(shí)間的極限值。在上述圖8和圖10示例中，為了使可變延遲電路的延遲量較小，使用通過(guò)延遲第二級(jí)數(shù)據(jù)輸出OUT2而獲得的測(cè)試地址TAdd1來(lái)測(cè)量建立時(shí)間的極限值，并且使用通過(guò)延遲第三級(jí)數(shù)據(jù)輸出OUT3而獲得的測(cè)試地址TAdd1來(lái)測(cè)量保持時(shí)間的極限值。通過(guò)設(shè)置圖8和圖10的可變延遲電路34、36，并且使用切換裝置來(lái)切換它們的延遲信號(hào)，可以使用普通測(cè)試電路來(lái)測(cè)量建立時(shí)間和保持時(shí)間的極限值。
在上述實(shí)施例中，使用三個(gè)RAM宏單元級(jí)來(lái)構(gòu)造環(huán)形振蕩器；但是也可以使用一級(jí)或兩級(jí)來(lái)構(gòu)造環(huán)形振蕩器。如果執(zhí)行寫(xiě)入，以使得每一個(gè)RAM宏都輸出測(cè)試地址的反轉(zhuǎn)信號(hào)作為數(shù)據(jù)輸出，則每一次對(duì)RAM宏單元的輸入IN變化時(shí)，后續(xù)級(jí)RAM宏單元的數(shù)據(jù)輸出也變化，從而可以使環(huán)形振蕩器進(jìn)行振蕩。
圖12表示包括兩個(gè)環(huán)形振蕩器級(jí)的測(cè)試電路。環(huán)形振蕩器由初級(jí)RAM宏單元RMU1、第二級(jí)RAM宏單元RMU2、NAND門(mén)26和逆變器28構(gòu)成。該環(huán)形振蕩器的振蕩操作與圖5的類(lèi)似。然而，振蕩周期是兩個(gè)RAM宏單元級(jí)RMU1、2，NAND門(mén)26和逆變器28的延時(shí)的總和；因?yàn)椴淮嬖趫D2的振蕩電路中的第三級(jí)單元，所以振蕩周期縮短了該量。
在圖12的示例中，為了對(duì)控制時(shí)鐘的脈沖寬度進(jìn)行可變控制，測(cè)試控制電路22將脈沖寬度控制信號(hào)CNT提供給初級(jí)RAM宏單元RMU1。此外，為了測(cè)量建立時(shí)間和保持時(shí)間的極限值，設(shè)置用于延遲初級(jí)數(shù)據(jù)輸出OUT1的第一可變延遲電路38以及用于延遲第二級(jí)數(shù)據(jù)輸出OUT2的第二可變延遲電路40。并且，測(cè)試控制電路22將建立時(shí)間控制信號(hào)TSA和保持時(shí)間控制信號(hào)THA提供給這些可變延遲電路38和40，以執(zhí)行對(duì)延時(shí)的可變控制并檢測(cè)相應(yīng)的極限值。
圖13表示包括一個(gè)環(huán)形振蕩器級(jí)的測(cè)試電路。在該示例中，RAM宏單元RMU1的數(shù)據(jù)輸出OUT1通過(guò)NAND門(mén)26和逆變器28，并且被反饋到輸入IN1。振蕩操作與圖5的類(lèi)似。結(jié)果，該環(huán)形振蕩器的振蕩周期是RAM宏單元RMU1、NAND門(mén)26和逆變器28的延時(shí)的總和。通過(guò)來(lái)自測(cè)試控制電路22的脈沖寬度控制信號(hào)CNT來(lái)控制RAM宏單元RMU1中的脈沖發(fā)生電路的脈沖寬度。為了測(cè)量建立時(shí)間和保持時(shí)間的極限值，設(shè)置第一可變延遲電路38和第二可變延遲電路40，由來(lái)自測(cè)試控制電路22的控制信號(hào)TSA和THA對(duì)它們各自的延時(shí)進(jìn)行控制。
如上所述，根據(jù)該實(shí)施例，連接RAM宏以構(gòu)造環(huán)形振蕩器，以使得可以精確地測(cè)量RAM宏訪問(wèn)時(shí)間，而不需要從外部源提供時(shí)鐘脈沖。此外，只要RAM宏正常操作，就可以利用環(huán)形振蕩器的振蕩操作來(lái)容易地測(cè)量控制時(shí)鐘脈沖寬度的極限值以及建立時(shí)間和保持時(shí)間的極限值。
工業(yè)實(shí)用性根據(jù)本發(fā)明，通過(guò)提供能夠準(zhǔn)確測(cè)量集成電路裝置中的RAM宏的AC特性的測(cè)試電路，可以通過(guò)該集成電路本身來(lái)執(zhí)行對(duì)內(nèi)置RAM宏的AC特性測(cè)試，從而使其在半導(dǎo)體工業(yè)中使用的可能性很高。
本申請(qǐng)是2003年7月22日提交的國(guó)際申請(qǐng)PCT/JP03/09231(現(xiàn)在未決)的繼續(xù)，在此通過(guò)引用將其并入。
權(quán)利要求
1.一種包括存儲(chǔ)器宏的集成電路裝置，其具有至少一個(gè)存儲(chǔ)器宏，其響應(yīng)于所提供的控制脈沖而輸出數(shù)據(jù)輸出信號(hào)；以及測(cè)試電路，其測(cè)量所述存儲(chǔ)器宏的特性，其中，在測(cè)試期間，所述測(cè)試電路通過(guò)脈沖發(fā)生電路和存儲(chǔ)器宏來(lái)構(gòu)造存儲(chǔ)器宏單元，所述脈沖發(fā)生電路響應(yīng)于輸入脈沖而生成測(cè)試控制脈沖，并且所述存儲(chǔ)器宏單元響應(yīng)于所述測(cè)試控制脈沖而交替地輸出第一和第二數(shù)據(jù)輸出信號(hào)；并且通過(guò)以規(guī)定數(shù)量的級(jí)的方式級(jí)聯(lián)所述存儲(chǔ)器宏單元來(lái)構(gòu)造環(huán)形振蕩器，該規(guī)定數(shù)量為1或更大，最后一級(jí)存儲(chǔ)器宏單元的輸出被反饋到初級(jí)存儲(chǔ)器宏單元的輸入，所述測(cè)試電路用于測(cè)量所述環(huán)形振蕩器的振蕩頻率或周期。
2.根據(jù)權(quán)利要求1所述的集成電路裝置，其中，在所述存儲(chǔ)器宏單元內(nèi)的存儲(chǔ)器宏中，在第一地址中存儲(chǔ)有第一數(shù)據(jù)，在第二地址中存儲(chǔ)有與該第一數(shù)據(jù)極性相反的第二數(shù)據(jù)，所述數(shù)據(jù)輸出信號(hào)被作為輸入地址反饋到所述存儲(chǔ)器宏，通過(guò)該第一數(shù)據(jù)反饋使所述輸入地址變?yōu)樵摰诙刂?，而通過(guò)該第二數(shù)據(jù)反饋使所述輸入地址變?yōu)樵摰谝坏刂贰?br> 3.根據(jù)權(quán)利要求1所述的集成電路裝置，其中，所述測(cè)試電路對(duì)從向所述脈沖發(fā)生電路提供輸入脈沖到產(chǎn)生所述測(cè)試控制脈沖的延時(shí)進(jìn)行測(cè)量，并且從所述環(huán)形振蕩器的振蕩頻率或周期中除去所述脈沖發(fā)生電路的延時(shí)。
4.根據(jù)權(quán)利要求1所述的集成電路裝置，其中，所述脈沖發(fā)生電路響應(yīng)于所述輸入脈沖的上升沿和下降沿而產(chǎn)生所述測(cè)試控制脈沖。
5.根據(jù)權(quán)利要求1所述的集成電路裝置，其中，所述測(cè)試電路生成用于控制所述測(cè)試控制脈沖的脈沖寬度的脈沖寬度控制信號(hào)，所述脈沖發(fā)生電路輸出脈沖寬度根據(jù)該脈沖寬度控制信號(hào)而變化的測(cè)試控制脈沖，并且所述測(cè)試電路檢測(cè)所述環(huán)形振蕩器是否正在進(jìn)行振蕩。
6.根據(jù)權(quán)利要求1所述的集成電路裝置，其中，所述測(cè)試電路通過(guò)級(jí)聯(lián)至少第一、第二和第三存儲(chǔ)器宏單元來(lái)構(gòu)造所述環(huán)形振蕩器；經(jīng)由可變延遲電路將所述第二存儲(chǔ)器宏單元的存儲(chǔ)器宏數(shù)據(jù)輸出信號(hào)連接到所述第一存儲(chǔ)器宏單元內(nèi)的存儲(chǔ)器宏的地址端子；并且所述測(cè)試電路可變地控制所述可變延遲電路的延時(shí)，并且根據(jù)該可變控制來(lái)檢測(cè)所述環(huán)形振蕩器是否正在進(jìn)行振蕩。
7.根據(jù)權(quán)利要求1所述的集成電路裝置，其中，所述測(cè)試電路通過(guò)級(jí)聯(lián)至少第一、第二和第三存儲(chǔ)器宏單元來(lái)構(gòu)造所述環(huán)形振蕩器；經(jīng)由可變延遲電路將所述第三存儲(chǔ)器宏單元的RAM宏的數(shù)據(jù)輸出信號(hào)提供給所述第一存儲(chǔ)器宏單元內(nèi)的存儲(chǔ)器宏的地址端子；并且所述測(cè)試電路可變地控制所述可變延遲電路的延時(shí)，并且根據(jù)該可變控制來(lái)檢測(cè)所述環(huán)形振蕩器是否正在進(jìn)行振蕩。
8.根據(jù)權(quán)利要求1所述的集成電路裝置，其中，所述測(cè)試電路通過(guò)級(jí)聯(lián)至少第一、第二和第三存儲(chǔ)器宏單元來(lái)構(gòu)造所述環(huán)形振蕩器；經(jīng)由第一可變延遲電路將所述第二存儲(chǔ)器宏單元的存儲(chǔ)器宏的數(shù)據(jù)輸出信號(hào)，以及經(jīng)由第二可變延遲電路將所述第三存儲(chǔ)器宏單元的存儲(chǔ)器宏的數(shù)據(jù)輸出信號(hào)分別提供給所述第一存儲(chǔ)器宏單元內(nèi)的存儲(chǔ)器宏的地址端子；并且所述測(cè)試電路可變地控制所述第一或第二可變延遲電路的延時(shí)，并且根據(jù)該可變控制來(lái)檢測(cè)所述環(huán)形振蕩器是否正在進(jìn)行振蕩。
9.根據(jù)權(quán)利要求1所述的集成電路裝置，其中，所述測(cè)試電路通過(guò)級(jí)聯(lián)至少第一和第二存儲(chǔ)器宏單元來(lái)構(gòu)造所述環(huán)形振蕩器；經(jīng)由可變延遲電路將所述第二存儲(chǔ)器宏單元的存儲(chǔ)器宏的數(shù)據(jù)輸出信號(hào)提供給所述第一存儲(chǔ)器宏單元內(nèi)的存儲(chǔ)器宏的地址端子；并且所述測(cè)試電路可變地控制所述可變延遲電路的延時(shí)，并且根據(jù)該可變控制來(lái)檢測(cè)所述環(huán)形振蕩器是否正在進(jìn)行振蕩。
10.根據(jù)權(quán)利要求1所述的集成電路裝置，其中，所述測(cè)試電路通過(guò)將第一存儲(chǔ)器宏單元的輸出連接到該第一存儲(chǔ)器宏單元的輸入來(lái)構(gòu)造所述環(huán)形振蕩器；經(jīng)由可變延遲電路將所述第一存儲(chǔ)器宏單元的存儲(chǔ)器宏的數(shù)據(jù)輸出信號(hào)提供給所述第一存儲(chǔ)器宏單元內(nèi)的存儲(chǔ)器宏的地址端子；并且所述測(cè)試電路可變地控制所述可變延遲電路的延時(shí)，并且根據(jù)該可變控制來(lái)檢測(cè)所述環(huán)形振蕩器是否正在進(jìn)行振蕩。
11.一種包括存儲(chǔ)器宏的集成電路裝置，其具有存儲(chǔ)器宏，其在正常操作期間，響應(yīng)于控制脈沖而鎖存輸入地址，并且生成與該輸入地址相對(duì)應(yīng)的數(shù)據(jù)輸出；以及，測(cè)試控制電路，其在測(cè)試期間，執(zhí)行所述存儲(chǔ)器宏的特性測(cè)試，其中將多個(gè)存儲(chǔ)器宏單元以規(guī)定數(shù)量的一個(gè)或更多個(gè)級(jí)的方式相連來(lái)構(gòu)造環(huán)形振蕩器，該多個(gè)存儲(chǔ)器宏單元分別具有存儲(chǔ)器宏和脈沖發(fā)生電路，該脈沖發(fā)生電路在測(cè)試期間響應(yīng)于輸入脈沖而生成測(cè)試控制脈沖，并且所述測(cè)試控制電路檢測(cè)所述環(huán)形振蕩器的振蕩頻率或周期。
12.根據(jù)權(quán)利要求11所述的集成電路裝置，其中，所述測(cè)試控制電路可變地控制所述脈沖發(fā)生電路的脈沖寬度，并且監(jiān)測(cè)所述環(huán)形振蕩器的振蕩或者振蕩停止。
13.根據(jù)權(quán)利要求11所述的集成電路裝置，還包括可變延遲電路，用于延遲由所述環(huán)形振蕩器進(jìn)行振蕩的時(shí)鐘脈沖，并將經(jīng)延遲的時(shí)鐘脈沖作為測(cè)試地址提供給任何一個(gè)存儲(chǔ)器宏單元，其中所述測(cè)試控制電路在對(duì)所述可變延遲電路的延遲量進(jìn)行可變控制的同時(shí)，對(duì)所述環(huán)形振蕩器的振蕩或者振蕩停止進(jìn)行監(jiān)測(cè)。
全文摘要
一種集成電路裝置包括存儲(chǔ)器宏，用于在正常操作期間響應(yīng)于控制脈沖而鎖存輸入地址，并產(chǎn)生與輸入地址相對(duì)應(yīng)的數(shù)據(jù)輸出；以及測(cè)試控制電路(22)，用于在測(cè)試期間執(zhí)行對(duì)存儲(chǔ)器宏的特性測(cè)試。一個(gè)或更多個(gè)存儲(chǔ)器宏單元(RMU1、RMU2、RMU3)分別具有脈沖發(fā)生電路，用于在測(cè)試期間響應(yīng)于輸入脈沖而產(chǎn)生用于測(cè)試的控制脈沖；以及存儲(chǔ)器宏，其被連接以形成環(huán)形振蕩器，并且該測(cè)試控制電路測(cè)量環(huán)形振蕩器的振蕩頻率或周期。當(dāng)存儲(chǔ)器宏的數(shù)據(jù)輸出被提供給后續(xù)級(jí)的脈沖發(fā)生電路以產(chǎn)生控制脈沖時(shí)，環(huán)形振蕩器進(jìn)行振蕩。振蕩周期被劃分為預(yù)定數(shù)量的級(jí)，去除脈沖發(fā)生電路的延遲，由此高精確度地測(cè)量存儲(chǔ)器宏的訪問(wèn)時(shí)間。
文檔編號(hào)G01R31/28GK1802708SQ0382682
公開(kāi)日2006年7月12日 申請(qǐng)日期2003年7月22日 優(yōu)先權(quán)日2003年7月22日
發(fā)明者牧康彥 申請(qǐng)人:富士通株式會(huì)社