偏移調(diào)整裝置的制造方法
【專(zhuān)利摘要】本發(fā)明涉及偏移調(diào)整裝置?；谶x擇以分別不同的延遲量延遲了疊加有時(shí)鐘信號(hào)的數(shù)據(jù)信號(hào)后的第一~第N延遲數(shù)據(jù)信號(hào)之中的一個(gè)延遲數(shù)據(jù)信號(hào)的選擇數(shù)據(jù)，生成每一個(gè)在示出選擇的情況下具有第一邏輯電平而在示出非選擇的情況下具有第二邏輯電平的第一~第N選擇信號(hào)。在此，個(gè)別地導(dǎo)入第一~第N選擇信號(hào)，生成在導(dǎo)入的選擇信號(hào)從第一邏輯電平轉(zhuǎn)變?yōu)榈诙壿嬰娖綍r(shí)以比從第二邏輯電平轉(zhuǎn)變?yōu)榈谝贿壿嬰娖綍r(shí)大的延遲量個(gè)別地延遲了第一~第N選擇信號(hào)后的第一~第N延遲選擇信號(hào)。然后，從前述第一~第N延遲數(shù)據(jù)信號(hào)之中選擇在第一~第N延遲選擇信號(hào)之中具有第一邏輯電平的延遲選擇信號(hào)所對(duì)應(yīng)的延遲數(shù)據(jù)信號(hào)并輸出。
【專(zhuān)利說(shuō)明】
偏移調(diào)整裝置
技術(shù)領(lǐng)域
[0001]本發(fā)明涉及對(duì)時(shí)鐘同步電路中的時(shí)鐘信號(hào)的偏移進(jìn)行調(diào)整的偏移調(diào)整裝置。
【背景技術(shù)】
[0002]作為對(duì)時(shí)鐘偏移進(jìn)行調(diào)整的偏移調(diào)整電路，提出了通過(guò)選擇器從以分別不同的延遲量延遲了輸入時(shí)鐘信號(hào)后的延遲時(shí)鐘信號(hào)之中選擇I個(gè)延遲時(shí)鐘信號(hào)并將其向觸發(fā)電路的時(shí)鐘端子供給的結(jié)構(gòu)(例如，參照專(zhuān)利文獻(xiàn)I)。在該偏移調(diào)整電路中，針對(duì)數(shù)據(jù)信號(hào)，預(yù)先測(cè)定能夠得到規(guī)定的準(zhǔn)備時(shí)間(setup time)和保持時(shí)間(hold time)的延遲量，通過(guò)選擇器選擇與該延遲量對(duì)應(yīng)的延遲時(shí)鐘信號(hào)，由此，調(diào)整偏移。
[0003]現(xiàn)有技術(shù)文獻(xiàn)專(zhuān)利文獻(xiàn)
專(zhuān)利文獻(xiàn)1:日本特開(kāi)2001-274333號(hào)公報(bào)。
[0004]發(fā)明要解決的課題
但是，在上述的偏移調(diào)整電路中，在選擇器內(nèi)部設(shè)置有解碼器，因此，存在在延遲時(shí)鐘信號(hào)的切換時(shí)全部延遲時(shí)鐘信號(hào)瞬間地變?yōu)榉沁x擇狀態(tài)的情況，存在瞬時(shí)地發(fā)生信號(hào)缺少的可能性。
[0005]因此，在利用PLL(phaselocked loop，鎖相環(huán)路)電路或DLL(Delay_LockedLoop，延遲鎖相環(huán))電路生成與從該偏移調(diào)整電路輸出的延遲時(shí)鐘信號(hào)相位同步的內(nèi)部時(shí)鐘信號(hào)的情況下，在其切換時(shí)，在PLL電路或DLL電路中發(fā)生失步。因此，產(chǎn)生遍及PLL電路或DLL電路恢復(fù)為同步狀態(tài)的期間生成異常的內(nèi)部時(shí)鐘信號(hào)這樣的問(wèn)題。

【發(fā)明內(nèi)容】

[0006]本申請(qǐng)發(fā)明的目的在于提供一種能夠在通常工作中在不使信號(hào)缺少發(fā)生的情況下進(jìn)行時(shí)鐘偏移調(diào)整的偏移調(diào)整裝置。
[0007]用于解決課題的方案
本發(fā)明的偏移調(diào)整裝置是，一種偏移調(diào)整裝置，基于疊加有時(shí)鐘信號(hào)的數(shù)據(jù)信號(hào)來(lái)調(diào)整所述時(shí)鐘信號(hào)的偏移，具有:偏移調(diào)整延遲部，生成以分別不同的延遲量延遲了所述數(shù)據(jù)信號(hào)后的第一?第N延遲數(shù)據(jù)信號(hào)，其中，N為2以上的整數(shù);解碼器，基于選擇所述第一?第N延遲數(shù)據(jù)信號(hào)之中的一個(gè)延遲數(shù)據(jù)信號(hào)的選擇數(shù)據(jù)，生成每一個(gè)在示出選擇的情況下具有第一邏輯電平而在示出非選擇的情況下具有第二邏輯電平且與所述第一?第N延遲數(shù)據(jù)信號(hào)分別對(duì)應(yīng)的每一個(gè)為I位的第一?第N選擇信號(hào);第一?第N轉(zhuǎn)變延遲部，個(gè)別地導(dǎo)入所述第一?第N選擇信號(hào)來(lái)生成延遲后的第一?第N延遲選擇信號(hào)；以及數(shù)據(jù)選擇部，從所述第一?第N延遲數(shù)據(jù)信號(hào)之中選擇在所述第一?第N延遲選擇信號(hào)之中具有所述第一邏輯電平的延遲選擇信號(hào)所對(duì)應(yīng)的延遲數(shù)據(jù)信號(hào)，輸出選擇的所述延遲數(shù)據(jù)信號(hào)，所述第一?第N轉(zhuǎn)變延遲部的每一個(gè)在所述選擇信號(hào)根據(jù)所述選擇數(shù)據(jù)從所述第一邏輯電平轉(zhuǎn)變?yōu)樗龅诙壿嬰娖綍r(shí)，以比從所述第二邏輯電平轉(zhuǎn)變?yōu)樗龅谝贿壿嬰娖綍r(shí)大的延遲量延遲所述第一?第N選擇信號(hào)。
[0008]發(fā)明效果
在本發(fā)明中，基于選擇以分別不同的延遲量延遲了疊加有時(shí)鐘信號(hào)的數(shù)據(jù)信號(hào)后的第一?第N延遲數(shù)據(jù)信號(hào)之中的一個(gè)延遲數(shù)據(jù)信號(hào)的選擇數(shù)據(jù)，生成每一個(gè)在示出“選擇”的情況下具有第一邏輯電平而在示出“非選擇”的情況下具有第二邏輯電平的第一~第^^選擇信號(hào)。在此，個(gè)別地導(dǎo)入第一?第N選擇信號(hào)，生成在導(dǎo)入的選擇信號(hào)從第一邏輯電平轉(zhuǎn)變?yōu)榈诙壿嬰娖綍r(shí)以比從第二邏輯電平轉(zhuǎn)變?yōu)榈谝贿壿嬰娖綍r(shí)大的延遲量個(gè)別地延遲了第一?第N選擇信號(hào)后的第一?第N延遲選擇信號(hào)。然后，數(shù)據(jù)選擇部從第一?第N延遲數(shù)據(jù)信號(hào)之中選擇在第一?第N延遲選擇信號(hào)之中具有第一邏輯電平的延遲選擇信號(hào)所對(duì)應(yīng)的延遲數(shù)據(jù)信號(hào)并輸出。
[0009]根據(jù)這樣的結(jié)構(gòu)，即使在選擇數(shù)據(jù)的內(nèi)容進(jìn)行切換的切換時(shí)間點(diǎn)的稍后第一?第N選擇信號(hào)的全部瞬間地變?yōu)槭境觥胺沁x擇”的第二邏輯電平，也使第一?第N延遲選擇信號(hào)之中的至少一個(gè)延遲選擇信號(hào)維持為示出“選擇”的第一邏輯電平的狀態(tài)。
[0010]因此，避免在伴隨著時(shí)鐘偏移調(diào)整的選擇數(shù)據(jù)的內(nèi)容的切換時(shí)第一?第N延遲選擇信號(hào)的全部瞬間地變?yōu)槭境觥胺沁x擇”的第二邏輯電平的狀態(tài)，因此，防止與該狀態(tài)伴隨地發(fā)生的輸出信號(hào)的缺少。
【附圖說(shuō)明】
[0011]圖1是示出包含本發(fā)明的偏移調(diào)整裝置的顯示裝置的概略結(jié)構(gòu)的框圖。
[0012]圖2是示出數(shù)據(jù)驅(qū)動(dòng)器13的內(nèi)部結(jié)構(gòu)的框圖。
[0013]圖3是示出偏移校正部130的內(nèi)部結(jié)構(gòu)的框圖。
[0014]圖4是示出偏移調(diào)整電路31和32各自的內(nèi)部結(jié)構(gòu)的電路圖。
[0015]圖5是示出解碼器320的內(nèi)部結(jié)構(gòu)的一個(gè)例子的電路圖。
[0016]圖6是示出解碼器320的真值表的圖。
[0017]圖7是示出轉(zhuǎn)變延遲電路321?324各自的內(nèi)部結(jié)構(gòu)的電路圖。
[0018]圖8是表示轉(zhuǎn)變延遲電路321?324各自的內(nèi)部工作的時(shí)間圖。
[0019]圖9是表示延遲像素?cái)?shù)據(jù)信號(hào)SCO?SC3各自的延遲方式的時(shí)間圖。
[0020]圖10是示出圖4所示的偏移調(diào)整電路31的內(nèi)部工作的一個(gè)例子的時(shí)間圖。
[0021]圖11是示出圖4所示的偏移調(diào)整電路31和32的變形例的電路圖。
[0022 ]圖12是表示脈沖生成電路420的工作的時(shí)間圖。
[0023]圖13是示出圖11所示的偏移調(diào)整電路31的內(nèi)部工作的一個(gè)例子的時(shí)間圖。
【具體實(shí)施方式】
[0024]圖1是示出包含本發(fā)明的偏移調(diào)整裝置的顯示裝置的概略結(jié)構(gòu)的框圖。如圖1所示，這樣的顯示裝置由驅(qū)動(dòng)控制部11、掃描驅(qū)動(dòng)器12、數(shù)據(jù)驅(qū)動(dòng)器13、以及由液晶面板等構(gòu)成的顯示設(shè)備20構(gòu)成。
[0025]在顯示設(shè)備20中，形成有每一個(gè)在二維畫(huà)面的水平方向上伸展的m個(gè)(m為2以上的自然數(shù))水平掃描線(xiàn)Si~Sm以及每一個(gè)在二維畫(huà)面的垂直方向上伸展的η個(gè)(η為2以上的自然數(shù))數(shù)據(jù)線(xiàn)D^Dn。進(jìn)而，在水平掃描線(xiàn)和數(shù)據(jù)線(xiàn)的各交叉部的區(qū)域形成有擔(dān)負(fù)像素的顯示單J L ο
[0026]驅(qū)動(dòng)控制部11基于輸入視頻信號(hào)按照各像素的每一個(gè)生成以例如8位表示該像素的亮度電平的像素?cái)?shù)據(jù)ro的序列。驅(qū)動(dòng)控制部Ii生成將示出時(shí)鐘信號(hào)的基準(zhǔn)定時(shí)的基準(zhǔn)定時(shí)信號(hào)疊加于該像素?cái)?shù)據(jù)PD的序列后的像素?cái)?shù)據(jù)信號(hào)VPD，并將其向數(shù)據(jù)驅(qū)動(dòng)器13供給。即，驅(qū)動(dòng)控制部11將疊加有時(shí)鐘信號(hào)的像素?cái)?shù)據(jù)信號(hào)VPD向數(shù)據(jù)驅(qū)動(dòng)器13供給。進(jìn)而，驅(qū)動(dòng)控制部11根據(jù)輸入視頻信號(hào)生成示出針對(duì)顯示設(shè)備20的水平掃描定時(shí)的水平掃描信號(hào)HS，并將其向掃描驅(qū)動(dòng)器12供給。
[0027]掃描驅(qū)動(dòng)器12與水平掃描信號(hào)HS同步地生成具有規(guī)定的峰值電壓的水平掃描脈沖，并將其依次、擇一地施加到顯示設(shè)備20的掃描線(xiàn)SpSm每一個(gè)。
[0028]圖2是示出數(shù)據(jù)驅(qū)動(dòng)器13的內(nèi)部結(jié)構(gòu)的框圖。數(shù)據(jù)驅(qū)動(dòng)器13被形成在作為半導(dǎo)體裝置的半導(dǎo)體芯片。數(shù)據(jù)驅(qū)動(dòng)器13包含偏移校正部130、時(shí)鐘生成部131、數(shù)據(jù)導(dǎo)入部133、灰度電壓變換部134、以及輸出緩沖器135。
[0029]偏移校正部130將對(duì)像素?cái)?shù)據(jù)信號(hào)VPD施行時(shí)鐘偏移校正處理而得到的像素?cái)?shù)據(jù)信號(hào)作為像素?cái)?shù)據(jù)信號(hào)DAT向數(shù)據(jù)導(dǎo)入部133供給。進(jìn)而，偏移校正部130將對(duì)像素?cái)?shù)據(jù)信號(hào)vro施行時(shí)鐘偏移校正處理而得到的像素?cái)?shù)據(jù)信號(hào)作為時(shí)鐘生成用像素?cái)?shù)據(jù)信號(hào)RC向時(shí)鐘生成部131供給。再有，對(duì)偏移校正部130中的時(shí)鐘偏移校正處理在后面進(jìn)行敘述。
[0030]時(shí)鐘生成部131例如由PLL電路或DLL電路構(gòu)成，生成與被包含在時(shí)鐘生成用像素?cái)?shù)據(jù)信號(hào)RC中的基準(zhǔn)定時(shí)信號(hào)相位同步的規(guī)定頻率的內(nèi)部時(shí)鐘信號(hào)CLK，并將其向偏移校正部130和數(shù)據(jù)導(dǎo)入部133供給。
[0031]數(shù)據(jù)導(dǎo)入部133從像素?cái)?shù)據(jù)信號(hào)DAT中在與內(nèi)部時(shí)鐘信號(hào)CLK同步的定時(shí)依次導(dǎo)入與各像素對(duì)應(yīng)的像素?cái)?shù)據(jù)H)。數(shù)據(jù)導(dǎo)入部133每當(dāng)I個(gè)水平掃描線(xiàn)的量(η個(gè))的導(dǎo)入結(jié)束時(shí)，將η個(gè)像素?cái)?shù)據(jù)F1D作為像素?cái)?shù)據(jù)Pi?Pn向灰度電壓變換部134供給。
[0032]灰度電壓變換部134將像素?cái)?shù)據(jù)PpPr/變換為具有與各個(gè)亮度電平對(duì)應(yīng)的電壓值的像素驅(qū)動(dòng)電壓￥1~￥?并向輸出緩沖器135供給。
[0033]輸出緩沖器135將按期望對(duì)像素驅(qū)動(dòng)電壓VpVn的每一個(gè)進(jìn)行放大后的電壓作為像素驅(qū)動(dòng)電壓GpGn，并將每一個(gè)施加到顯示設(shè)備20的數(shù)據(jù)線(xiàn)DpDnt3
[0034]在以下，對(duì)偏移校正部130的結(jié)構(gòu)和工作進(jìn)行說(shuō)明。
[0035]圖3是示出偏移校正部130的內(nèi)部結(jié)構(gòu)的框圖。如圖3所示，偏移校正部130包含偏移檢測(cè)電路30、偏移調(diào)整電路31和32。
[0036]偏移檢測(cè)電路30檢測(cè)上述的內(nèi)部時(shí)鐘信號(hào)CLK的上升或下降沿部與像素?cái)?shù)據(jù)信號(hào)DAT中的上升或下降沿部的相位差來(lái)作為與時(shí)鐘偏移對(duì)應(yīng)的值。偏移檢測(cè)電路30生成分別用例如2位的量的位BI和Β2以4等級(jí)表示與該相位差對(duì)應(yīng)的延遲量的延遲選擇數(shù)據(jù)DSI，并將其向偏移調(diào)整電路31供給。進(jìn)而，偏移檢測(cè)電路30向偏移調(diào)整電路32供給用例如2位的量的位BI和Β2以4等級(jí)表示與將該相位差的極性反相后的相位對(duì)應(yīng)的延遲量的延遲選擇數(shù)據(jù)DS2。
[0037]偏移調(diào)整電路31將使像素?cái)?shù)據(jù)信號(hào)VPD延遲了由延遲選擇數(shù)據(jù)DSl指定的延遲量后的信號(hào)作為施行了時(shí)鐘偏移調(diào)整的時(shí)鐘生成用像素?cái)?shù)據(jù)信號(hào)RC向上述時(shí)鐘生成部131供給。偏移調(diào)整電路32將使像素?cái)?shù)據(jù)信號(hào)VH)延遲了由延遲選擇數(shù)據(jù)DS2指定的延遲量的信號(hào)作為施行了時(shí)鐘偏移調(diào)整的像素?cái)?shù)據(jù)信號(hào)DAT向上述數(shù)據(jù)導(dǎo)入部133供給。
[0038]偏移調(diào)整電路31和32都具有相同的內(nèi)部結(jié)構(gòu)。
[0039]圖4是示出偏移調(diào)整電路31和32各自的內(nèi)部結(jié)構(gòu)的一個(gè)例子的電路圖。在圖4中，寄存器319導(dǎo)入延遲選擇數(shù)據(jù)DSl (DS2)以保持其并將該延遲選擇數(shù)據(jù)DSl (DS2)的位BI和B2向解碼器320供給。
[0040]解碼器320基于位BI和B2來(lái)生成4位的選擇信號(hào)d0~d3。
[0041 ]圖5是示出解碼器320的內(nèi)部結(jié)構(gòu)的一個(gè)例子的電路圖。如圖5所示，解碼器320具有反相器Vl和V2、與門(mén)ANO?AN3。反相器Vl向與門(mén)ANO和ANl的每一個(gè)供給使位BI的邏輯電平反相后的反相位BBl。反相器V2向與門(mén)ANO和AN2的每一個(gè)供給使位B2的邏輯電平反相后的反相位BB2。
[0042]根據(jù)這樣的結(jié)構(gòu)，解碼器320按照?qǐng)D6所示的真值表生成與位BI和B2對(duì)應(yīng)的分別I位的選擇信號(hào)d0~d3。
[0043]S卩，解碼器320在位BI和B2都表示邏輯電平O的情況下得到只有選擇信號(hào)d0?d3之中的do為表示“選擇”的邏輯電平I而其他的選擇信號(hào)dl~d3全都為表示“非選擇”的邏輯電平O的選擇信號(hào)d0~d3。此外，解碼器320在位BI為邏輯電平O且位B2表示邏輯電平I的情況下得到只有選擇信號(hào)d0?d3之中的dl為表示“選擇”的邏輯電平I而其他的選擇信號(hào)d0、d2和d3全都為表示“非選擇”的邏輯電平O的選擇信號(hào)d0~d3。此外，解碼器320在位BI為邏輯電平I且位B2表示邏輯電平O的情況下得到只有選擇信號(hào)d0?d3之中的d2為表示“選擇”的邏輯電平I而其他的選擇信號(hào)d0、dl和d3全都為表示“非選擇”的邏輯電平O的選擇信號(hào)d0~d3。此夕卜，解碼器320在位BI和B2都表示邏輯電平I的情況下得到只有選擇信號(hào)d0?d3之中的d3為表示“選擇”的邏輯電平I而其他的選擇信號(hào)d0~d2全都為表示“非選擇”的邏輯電平O的選擇信號(hào)d0~d3。
[0044]解碼器320將選擇信號(hào)d0向轉(zhuǎn)變延遲電路321供給，并且，將選擇信號(hào)dl向轉(zhuǎn)變延遲電路322供給。進(jìn)而，解碼器320將選擇信號(hào)d2向轉(zhuǎn)變延遲電路323供給，并且，將選擇信號(hào)d3向轉(zhuǎn)變延遲電路324供給。再有，以后，也將轉(zhuǎn)變延遲電路321?324稱(chēng)為T(mén)RD321?324。
[0045]TRD321?324分別個(gè)別地導(dǎo)入選擇信號(hào)d0~d3，生成延遲后的延遲選擇信號(hào)S0~S3。
[0046]TRD321?324具有相同的內(nèi)部結(jié)構(gòu)。
[0047]圖7是表示TRD321?324各自的內(nèi)部結(jié)構(gòu)的電路圖。再有，在以下，以TRD321為例子對(duì)其內(nèi)部結(jié)構(gòu)進(jìn)行說(shuō)明。延遲元件DDl向反相器IVX供給如圖8所示那樣使選擇信號(hào)d0延遲了規(guī)定的延遲時(shí)間TD后的信號(hào)dQ。再有，延遲元件DDl也可以使用由電容器和電阻構(gòu)成的積分電路來(lái)實(shí)現(xiàn)，或者，也可以為將偶數(shù)個(gè)多個(gè)反相器元件串聯(lián)地多級(jí)連接的電路。此時(shí)，考慮該積分電路或反相器元件自身的延遲以及布線(xiàn)延遲來(lái)設(shè)定延遲時(shí)間TD。
[0048]反相器IVX向RS觸發(fā)電路RSl的R端子供給使信號(hào)dQ的邏輯電平反相后的反相延遲選擇信號(hào)dQI ο向RS觸發(fā)電路RSI的S端子供給選擇信號(hào)d0。
[0049]如圖7所示，RS觸發(fā)電路RSl具有或非門(mén)(NOR gate)NRl和NR2、反相器IVY。或非門(mén)NRl的第一輸入端子相當(dāng)于RS觸發(fā)電路RSl的S端子，或非門(mén)NR2的第一輸入端子相當(dāng)于RS觸發(fā)電路RSl的R端子?；蚍情T(mén)NRl的輸出端子連接于反相器IVY和或非門(mén)NR2的第二輸入端子?；蚍情T(mén)NR2的輸出端子連接于或非門(mén)NRl的第二輸入端子?；蚍情T(mén)NRl將示出經(jīng)由S端子供給的選擇信號(hào)d0與從或非門(mén)NR2輸出的信號(hào)a的或非結(jié)果的信號(hào)b向反相器IVY和或非門(mén)NR2的第二輸入端子供給?；蚍情T(mén)NR2將示出經(jīng)由R端子供給的反相延遲選擇信號(hào)dQI與從或非門(mén)NRl輸出的信號(hào)b的或非結(jié)果的信號(hào)a向或非門(mén)NRl的第二輸入端子供給。反相器IVY輸出使從或非門(mén)NRl輸出的信號(hào)b的邏輯電平反相后的信號(hào)來(lái)作為上述的延遲選擇信號(hào)SO。
[0050]根據(jù)這樣的結(jié)構(gòu)，TRD321生成延遲選擇信號(hào)S0，所述延遲選擇信號(hào)SO如圖8所示那樣在選擇信號(hào)do的上升沿的時(shí)間點(diǎn)tl從示出“非選擇”的邏輯電平O的狀態(tài)轉(zhuǎn)變?yōu)槭境觥斑x擇”的邏輯電平I的狀態(tài)而在從選擇信號(hào)do的下降沿的時(shí)間點(diǎn)t2起經(jīng)由延遲時(shí)間TD的時(shí)間點(diǎn)t3從邏輯電平I的狀態(tài)轉(zhuǎn)變?yōu)檫壿嬰娖絆的狀態(tài)。
[0051]TRD321以圖8所示的方式導(dǎo)入并保持選擇信號(hào)d0，將所保持的選擇信號(hào)d0做成延遲選擇信號(hào)SO向與門(mén)313供給。TRD322?324的每一個(gè)也以與TRD321同樣的方式分別個(gè)別地導(dǎo)入并保持選擇信號(hào)d2~d4，將所保持的選擇信號(hào)d2~d4分別做成延遲選擇信號(hào)S2~S4向與門(mén)314?316供給。
[0052]總之，TRD321?324的每一個(gè)在所導(dǎo)入的選擇信號(hào)(d0?d3)從表示“選擇”的邏輯電平I轉(zhuǎn)變?yōu)楸硎尽胺沁x擇”的邏輯電平O時(shí)，以比從邏輯電平O轉(zhuǎn)變?yōu)檫壿嬰娖絀時(shí)大的延遲量延遲選擇信號(hào)(do?d3)。
[0053]解復(fù)用器311在被供給使偏移調(diào)整處理無(wú)效化的邏輯電平O的使能信號(hào)EN的情況下將像素?cái)?shù)據(jù)信號(hào)Vro作為像素?cái)?shù)據(jù)信號(hào)VPO向或門(mén)312提供。由此，與門(mén)313?316、以及在以下說(shuō)明的延遲電路325?327為非工作狀態(tài)，因此，減少功耗量。
[0054]另一方面，在被供給使偏移調(diào)整處理有效化的邏輯電平I的使能信號(hào)EN的情況下，解復(fù)用器311將像素?cái)?shù)據(jù)信號(hào)VPD作為像素?cái)?shù)據(jù)信號(hào)VPl向與門(mén)313?316的每一個(gè)供給。再有，從設(shè)置在數(shù)據(jù)驅(qū)動(dòng)器13內(nèi)的控制器(未圖示)或上述的驅(qū)動(dòng)控制部11供給使能信號(hào)EN。
[0055]與門(mén)313僅在延遲選擇信號(hào)SO為邏輯電平I的情況下將像素?cái)?shù)據(jù)信號(hào)VPl作為延遲量O的延遲像素?cái)?shù)據(jù)信號(hào)SCO向或門(mén)312供給。
[0056]與門(mén)314僅在延遲選擇信號(hào)SI為邏輯電平I的情況下將像素?cái)?shù)據(jù)信號(hào)VPl向延遲電路325供給。延遲電路325將使經(jīng)由與門(mén)314供給的像素?cái)?shù)據(jù)信號(hào)VPl如圖9所示那樣延遲了規(guī)定的延遲時(shí)間Tl后的信號(hào)作為延遲像素?cái)?shù)據(jù)信號(hào)SCl向或門(mén)312供給。
[0057]與門(mén)315僅在延遲選擇信號(hào)S2為邏輯電平I的情況下將像素?cái)?shù)據(jù)信號(hào)VPl向延遲電路326供給。延遲電路326將使經(jīng)由與門(mén)315供給的像素?cái)?shù)據(jù)信號(hào)VPl如圖9所示那樣延遲了比上述的延遲時(shí)間Tl長(zhǎng)的延遲時(shí)間T2后的信號(hào)作為延遲像素?cái)?shù)據(jù)信號(hào)SC2向或門(mén)312供給。
[0058]與門(mén)316僅在延遲選擇信號(hào)S3為邏輯電平I的情況下將像素?cái)?shù)據(jù)信號(hào)VPl向延遲電路327供給。延遲電路327將使經(jīng)由與門(mén)316供給的像素?cái)?shù)據(jù)信號(hào)VPl如圖9所示那樣延遲了比上述的延遲時(shí)間T2長(zhǎng)的延遲時(shí)間T3后的信號(hào)作為延遲像素?cái)?shù)據(jù)信號(hào)SC3向或門(mén)312供給。
[0059]如上述那樣，包含延遲電路325?327的偏移調(diào)整延遲部向或門(mén)312供給以分別不同的延遲量(O、T1~T3)延遲了像素?cái)?shù)據(jù)信號(hào)VPl后的延遲像素?cái)?shù)據(jù)信號(hào)SCO?SC3。
[0060]在此，延遲電路325?327的每一個(gè)例如也可以為將多個(gè)反相器元件串聯(lián)地多級(jí)連接的電路。此時(shí)，延遲電路327中的反相器元件的串聯(lián)連接級(jí)數(shù)比延遲電路326中的反相器元件的串聯(lián)連接級(jí)數(shù)大。進(jìn)而，延遲電路326中的反相器元件的串聯(lián)連接級(jí)數(shù)比延遲電路325中的反相器元件的串聯(lián)連接級(jí)數(shù)大。再有，在延遲電路325?327的每一個(gè)中，利用與門(mén)314?316的每一個(gè)與或門(mén)312之間的布線(xiàn)負(fù)載能力，由此，調(diào)整為延遲電路325?327各自中的延遲時(shí)間與圖9所示的延遲時(shí)間Τ1~Τ3相等。例如，在延遲電路325?327的每一個(gè)中，在使延遲時(shí)間增加的情況下，使連接各反相器元件的布線(xiàn)長(zhǎng)度變長(zhǎng)。
[0061]或門(mén)312將上述的像素?cái)?shù)據(jù)信號(hào)VPO和延遲像素?cái)?shù)據(jù)信號(hào)SCO?SC3的或結(jié)果作為施行了時(shí)鐘偏移調(diào)整的信號(hào)輸出。即，設(shè)置在圖3所示的偏移調(diào)整電路31中的或門(mén)312將像素?cái)?shù)據(jù)信號(hào)VP0、延遲像素?cái)?shù)據(jù)信號(hào)SC0、SC1、SC2或SC3作為施行了時(shí)鐘偏移調(diào)整的時(shí)鐘生成用像素?cái)?shù)據(jù)信號(hào)RC輸出。此外，設(shè)置在圖3所示的偏移調(diào)整電路32中的或門(mén)312將像素?cái)?shù)據(jù)信號(hào)VP0、延遲像素?cái)?shù)據(jù)信號(hào)SC0、SC1、SC2或SC3作為施行了時(shí)鐘偏移調(diào)整的像素?cái)?shù)據(jù)信號(hào)DAT輸出。
[0062]像這樣，包含與門(mén)313?316以及或門(mén)312的數(shù)據(jù)選擇部從延遲像素?cái)?shù)據(jù)信號(hào)SCO?SC3之中選擇在延遲選擇信號(hào)S0~S3之中具有邏輯電平I的延遲選擇信號(hào)所對(duì)應(yīng)的延遲像素?cái)?shù)據(jù)信號(hào)。然后，將該選擇的延遲像素?cái)?shù)據(jù)信號(hào)作為施行了時(shí)鐘偏移調(diào)整的信號(hào)(RC、DAT)輸出。
[0063]在以下，按照?qǐng)D1O的時(shí)間圖對(duì)圖4所示的偏移調(diào)整電路31的內(nèi)部工作的一個(gè)例子進(jìn)行說(shuō)明。
[0064]首先，當(dāng)被供給使偏移調(diào)整處理有效化的邏輯電平I的使能信號(hào)EN時(shí)，解復(fù)用器311將像素?cái)?shù)據(jù)信號(hào)VH)作為像素?cái)?shù)據(jù)信號(hào)VPl向與門(mén)313?316的每一個(gè)供給。此時(shí)，在從圖3所示的偏移檢測(cè)電路30供給的延遲選擇數(shù)據(jù)DSl的位BI和B2如圖10所示那樣為
B1:0
B2:l
的期間，解碼器320按照?qǐng)D6的真值表，生成成為 d0:0 dl:l d2:0 d3:0
的選擇信號(hào)d0~d3。
[0065]這些選擇信號(hào)d0?d3被導(dǎo)入到TRD321?324的每一個(gè)中，并做成圖10所示的延遲選擇信號(hào)S0~S3分別被供給到與門(mén)313?316。
[0066]因此，利用上述的延遲選擇信號(hào)S0~S3，在具有圖9所示那樣的延遲方式的延遲像素?cái)?shù)據(jù)信號(hào)SCO?SC3之中，只有SCl為有效。因此，此時(shí)，或門(mén)312將延遲像素?cái)?shù)據(jù)信號(hào)SCl作為時(shí)鐘生成用像素?cái)?shù)據(jù)信號(hào)RC輸出。
[0067]接著，當(dāng)延遲選擇數(shù)據(jù)DSl的位BI和B2如圖10所示那樣切換為 B1:1
B2:0
時(shí)，解碼器320按照?qǐng)D6的真值表，生成成為 d0:0 dl:0 d2:l d3:0
的選擇信號(hào)d0~d3。
[0068]這些選擇信號(hào)d0?d3被導(dǎo)入到TRD321?324的每一個(gè)中，并做成圖10所示的延遲選擇信號(hào)S0~S3分別被供給到與門(mén)313?316。
[0069]在此，當(dāng)如上述那樣位BI和B2從[0、I]的狀態(tài)切換為[1、0]的狀態(tài)時(shí)，只有選擇信號(hào)d0?d3之中的dl和d2如以下那樣發(fā)生變化。也就是說(shuō)，如圖10所示那樣，選擇信號(hào)dl從邏輯電平I轉(zhuǎn)變?yōu)檫壿嬰娖?，選擇信號(hào)d2從邏輯電平O轉(zhuǎn)變?yōu)檫壿嬰娖絀。
[0070]此時(shí)，在保持選擇信號(hào)d2的TRD323中，邏輯電平I的選擇信號(hào)d2被供給到圖7所示的RS觸發(fā)電路RSI的S端子。與被供給到該S端子的邏輯電平I的選擇信號(hào)d2對(duì)應(yīng)地，RS觸發(fā)電路RSl輸出如圖10所示那樣從邏輯電平O轉(zhuǎn)變?yōu)檫壿嬰娖絀的延遲選擇信號(hào)S2。
[0071]另一方面，在保持選擇信號(hào)dl的TRD322中，向RS觸發(fā)電路RSl的R端子供給使邏輯電平O的選擇信號(hào)dl經(jīng)由圖7所示的延遲元件DDl和反相器IVX邏輯反相后的邏輯電平I的反相延遲選擇信號(hào)dQI。此時(shí)，延遲元件DDl向反相器IVX供給如圖10所示那樣從延遲選擇數(shù)據(jù)DSI的內(nèi)容即位BI和B2從[O、I ]的狀態(tài)切換為[1、O ]的狀態(tài)的切換時(shí)間點(diǎn)k I起延遲了延遲時(shí)間TD后的信號(hào)dQ。因此，RS觸發(fā)電路RSl如圖10所示那樣在從上述的切換時(shí)間點(diǎn)tl起經(jīng)過(guò)延遲時(shí)間TD的時(shí)間點(diǎn)使延遲選擇信號(hào)SI從邏輯電平I轉(zhuǎn)變?yōu)檫壿嬰娖絆。
[0072 ]由此，從上述的切換時(shí)間點(diǎn)k I起遍及延遲時(shí)間TD的期間將邏輯電平I的延遲選擇信號(hào)SI向與門(mén)314供給。因此，S卩使在切換時(shí)間Akl的稍后選擇信號(hào)d0~d3的全部瞬時(shí)地變?yōu)檫壿嬰娖?，也遍及延遲時(shí)間TD的期間將邏輯電平I的選擇信號(hào)dl繼續(xù)供給到與門(mén)314。因此，避免在上述的切換時(shí)間點(diǎn)kl的稍后向與門(mén)313?316的全部供給邏輯電平O的選擇信號(hào)(S0?S3)的狀態(tài)，因此，防止起因于這樣的狀態(tài)而發(fā)生的時(shí)鐘生成用像素?cái)?shù)據(jù)信號(hào)RC的信號(hào)缺少。
[0073]然后，根據(jù)從上述的切換時(shí)間點(diǎn)kl起經(jīng)過(guò)延遲時(shí)間TD后的延遲選擇信號(hào)S0~S3，在延遲像素?cái)?shù)據(jù)信號(hào)SCO?SC3之中只有SC2為有效，因此，此時(shí)，或門(mén)312將延遲像素?cái)?shù)據(jù)信號(hào)SC2作為時(shí)鐘生成用像素?cái)?shù)據(jù)信號(hào)RC輸出。
[0074]接著，當(dāng)延遲選擇數(shù)據(jù)DSl的位BI和B2如圖10所示那樣切換為 B1:1
B2:l
時(shí)，解碼器320按照?qǐng)D6的真值表，生成成為 d0:0 dl:0 d2:0 d3:l
的選擇信號(hào)d0~d3。
[0075]這些選擇信號(hào)d0?d3被導(dǎo)入到TRD321?324的每一個(gè)中，并做成圖10所示的延遲選擇信號(hào)S0~S3分別被供給到與門(mén)313?316。
[0076]在此，當(dāng)如上述那樣位BI和B2從[1、0]的狀態(tài)切換為[1、I]的狀態(tài)時(shí)，只有選擇信號(hào)d0?d3之中的d2和d3如以下那樣發(fā)生變化。也就是說(shuō)，如圖10所示那樣，選擇信號(hào)d2從邏輯電平I轉(zhuǎn)變?yōu)檫壿嬰娖?，選擇信號(hào)d3從邏輯電平O轉(zhuǎn)變?yōu)檫壿嬰娖絀。
[0077]此時(shí)，在保持選擇信號(hào)d3的TRD324中，邏輯電平I的選擇信號(hào)d3被供給到圖7所示的RS觸發(fā)電路RSI的S端子。與被供給到該S端子的邏輯電平I的選擇信號(hào)d3對(duì)應(yīng)地，RS觸發(fā)電路RSl輸出如圖10所示那樣從邏輯電平O轉(zhuǎn)變?yōu)檫壿嬰娖絀的延遲選擇信號(hào)S3。
[0078]另一方面，在保持選擇信號(hào)d2的TRD323中，向RS觸發(fā)電路RSl的R端子供給使邏輯電平O的選擇信號(hào)d2經(jīng)由圖7所示的延遲元件DDl和反相器IVX邏輯反相后的邏輯電平I的反相延遲選擇信號(hào)dQI。此時(shí)，延遲元件DDl向反相器IVX供給如圖10所示那樣從延遲選擇數(shù)據(jù)DSI的內(nèi)容即位BI和B2從[1、O ]的狀態(tài)切換為[1、I ]的狀態(tài)的切換時(shí)間點(diǎn)k2起延遲了延遲時(shí)間TD后的信號(hào)dQ。因此，RS觸發(fā)電路RSl如圖10所示那樣在從上述的切換時(shí)間點(diǎn)t2起經(jīng)過(guò)延遲時(shí)間TD的時(shí)間點(diǎn)使延遲選擇信號(hào)S2從邏輯電平I轉(zhuǎn)變?yōu)檫壿嬰娖絆。
[0079 ]由此，從上述的切換時(shí)間點(diǎn)k2起遍及延遲時(shí)間TD的期間將邏輯電平I的延遲選擇信號(hào)S2向與門(mén)315供給。因此，S卩使在切換時(shí)間點(diǎn)k2的稍后選擇信號(hào)d0~d3的全部瞬時(shí)地變?yōu)檫壿嬰娖?，也遍及延遲時(shí)間TD的期間將邏輯電平I的選擇信號(hào)d2繼續(xù)供給到與門(mén)315。因此，避免在上述的切換時(shí)間點(diǎn)k2的稍后向與門(mén)313?316的全部供給邏輯電平O的選擇信號(hào)(S0?S3)的狀態(tài)，因此，防止起因于這樣的狀態(tài)而發(fā)生的時(shí)鐘生成用像素?cái)?shù)據(jù)信號(hào)RC的信號(hào)缺少。
[0080]然后，根據(jù)從上述的切換時(shí)間點(diǎn)k2起經(jīng)過(guò)延遲時(shí)間TD后的延遲選擇信號(hào)S0~S3，在延遲像素?cái)?shù)據(jù)信號(hào)SCO?SC3之中只有SC3為有效，因此，此時(shí)，或門(mén)312將延遲像素?cái)?shù)據(jù)信號(hào)SC3作為時(shí)鐘生成用像素?cái)?shù)據(jù)信號(hào)RC輸出。
[0081]接著，當(dāng)延遲選擇數(shù)據(jù)DSl的位BI和B2如圖10所示那樣切換為 B1:0
B2:0
時(shí)，解碼器320按照?qǐng)D6的真值表，生成成為
d0: I
dl:0
d2:0
d3:0
的選擇信號(hào)d0~d3。
[0082]這些選擇信號(hào)d0?d3被導(dǎo)入到TRD321?324的每一個(gè)中，并做成圖10所示的延遲選擇信號(hào)S0~S3分別被供給到與門(mén)313?316。
[0083]在此，當(dāng)如上述那樣位BI和B2從[1、I]的狀態(tài)切換為[0、0]的狀態(tài)時(shí)，只有選擇信號(hào)d0?d3之中的d0和d3如以下那樣發(fā)生變化。也就是說(shuō)，如圖10所示那樣，選擇信號(hào)d0從邏輯電平O轉(zhuǎn)變?yōu)檫壿嬰娖絀，選擇信號(hào)d3從邏輯電平I轉(zhuǎn)變?yōu)檫壿嬰娖絆。
[0084]此時(shí)，在保持選擇信號(hào)d0的TRD321中，邏輯電平I的選擇信號(hào)d0被供給到圖7所示的RS觸發(fā)電路RSI的S端子。與被供給到該S端子的邏輯電平I的選擇信號(hào)d0對(duì)應(yīng)地，RS觸發(fā)電路RSl輸出如圖10所示那樣從邏輯電平O轉(zhuǎn)變?yōu)檫壿嬰娖絀的延遲選擇信號(hào)S0。
[0085]另一方面，在保持選擇信號(hào)d3的TRD324中，向RS觸發(fā)電路RSl的R端子供給使邏輯電平O的選擇信號(hào)d3經(jīng)由圖7所示的延遲元件DDl和反相器IVX邏輯反相后的邏輯電平I的反相延遲選擇信號(hào)dQI。此時(shí)，延遲元件DDl向反相器IVX供給如圖10所示那樣從延遲選擇數(shù)據(jù)DSI的內(nèi)容即位BI和B2從[1、I ]的狀態(tài)切換為[O、O ]的狀態(tài)的切換時(shí)間點(diǎn)k3起延遲了延遲時(shí)間TD后的信號(hào)dQ。因此，RS觸發(fā)電路RSl如圖10所示那樣在從上述的切換時(shí)間點(diǎn)t3起經(jīng)過(guò)延遲時(shí)間TD的時(shí)間點(diǎn)使延遲選擇信號(hào)S3從邏輯電平I轉(zhuǎn)變?yōu)檫壿嬰娖絆。
[0086]由此，從上述的切換時(shí)間點(diǎn)k3起遍及延遲時(shí)間TD的期間將邏輯電平I的延遲選擇信號(hào)S3向與門(mén)316供給。因此，S卩使在切換時(shí)間點(diǎn)k3的稍后選擇信號(hào)d0~d3的全部瞬時(shí)地變?yōu)檫壿嬰娖絆，也遍及延遲時(shí)間TD的期間將邏輯電平I的選擇信號(hào)d3繼續(xù)供給到與門(mén)316。因此，避免在上述的切換時(shí)間點(diǎn)k3的稍后向與門(mén)313?316的全部供給邏輯電平O的選擇信號(hào)(SO?S3)的狀態(tài)，因此，防止起因于這樣的狀態(tài)而發(fā)生的時(shí)鐘生成用像素?cái)?shù)據(jù)信號(hào)RC的信號(hào)缺少。
[0087]然后，根據(jù)從上述的切換時(shí)間點(diǎn)k3起經(jīng)過(guò)延遲時(shí)間TD后的延遲選擇信號(hào)S0~S3，在延遲像素?cái)?shù)據(jù)信號(hào)SCO?SC3之中只有SCO為有效，因此，此時(shí)，或門(mén)312將延遲像素?cái)?shù)據(jù)信號(hào)SCO作為時(shí)鐘生成用像素?cái)?shù)據(jù)信號(hào)RC輸出。
[0088]根據(jù)上述的偏移調(diào)整電路31，能夠避免在將延遲像素?cái)?shù)據(jù)信號(hào)SCO?SC3之中的一個(gè)選擇為時(shí)鐘生成用像素?cái)?shù)據(jù)信號(hào)時(shí)的選擇切換處理時(shí)發(fā)生的信號(hào)缺少。因此，在利用PLL電路等生成與上述的時(shí)鐘生成用像素?cái)?shù)據(jù)信號(hào)相位同步的內(nèi)部時(shí)鐘信號(hào)的情況下，能夠不在該P(yáng)LL電路中發(fā)生失步，進(jìn)行包含上述的選擇切換處理的時(shí)鐘偏移調(diào)整。
[0089]因此，根據(jù)偏移調(diào)整電路31，能夠在通常工作中在不使時(shí)鐘信號(hào)發(fā)生異常的情況下進(jìn)行時(shí)鐘偏移調(diào)整。
[0090]圖11是示出圖4所示的偏移調(diào)整電路31和32的變形例的電路圖。再有，在圖11所示的結(jié)構(gòu)中，除了采用寄存器319a來(lái)代替寄存器319并且作為轉(zhuǎn)變延遲電路而采用脈沖生成電路420和或門(mén)412?424來(lái)代替具有圖7所示的內(nèi)部結(jié)構(gòu)的TRD321?324的方面之外，其他的結(jié)構(gòu)與圖4所示的電路相同。
[0091]在圖11中，寄存器319a導(dǎo)入從偏移檢測(cè)電路30供給的延遲選擇數(shù)據(jù)DSUDS2)以保持其并將該延遲選擇數(shù)據(jù)DSUDS2)的位BI和B2向解碼器320供給。
[0092]進(jìn)而，寄存器319a每當(dāng)進(jìn)行延遲選擇數(shù)據(jù)DSUDS2)的導(dǎo)入時(shí)，將表示該導(dǎo)入的定時(shí)的圖12所示那樣的導(dǎo)入定時(shí)信號(hào)LT向脈沖生成電路420供給。
[0093]脈沖生成電路420如圖12所示那樣與導(dǎo)入定時(shí)信號(hào)LT的上升沿部同步地生成在與上述的延遲時(shí)間TD相等的期間的期間為邏輯電平I的狀態(tài)的脈沖信號(hào)CP。
[0094]或門(mén)421求取選擇信號(hào)d0的邏輯電平與脈沖信號(hào)CP的邏輯電平的或，將該或的結(jié)果作為延遲選擇信號(hào)SO向與門(mén)313供給?；蜷T(mén)422求取選擇信號(hào)dl的邏輯電平與脈沖信號(hào)CP的邏輯電平的或，將該或的結(jié)果作為延遲選擇信號(hào)SI向與門(mén)314供給?；蜷T(mén)423求取選擇信號(hào)d2的邏輯電平與脈沖信號(hào)CP的邏輯電平的或，將該或的結(jié)果作為延遲選擇信號(hào)S2向與門(mén)315供給。或門(mén)424求取選擇信號(hào)d3的邏輯電平與脈沖信號(hào)CP的邏輯電平的或，將該或的結(jié)果作為延遲選擇信號(hào)S3向與門(mén)316供給。
[0095]再有，在半導(dǎo)體芯片內(nèi)形成脈沖生成電路420和或門(mén)421?424時(shí)，為了使從脈沖生成電路420送出的脈沖信號(hào)CP到達(dá)各或門(mén)421?424的時(shí)間相等，優(yōu)先使連接脈沖生成電路420與或門(mén)421?424的每一個(gè)的各布線(xiàn)的長(zhǎng)度相等。
[0096I 根據(jù)上述的脈沖生成電路420和或門(mén)421?424，如圖13所示，遍及從延遲選擇數(shù)據(jù)DSI的內(nèi)容(B1、B2 )進(jìn)行切換的切換時(shí)間點(diǎn)k 1、k2和k3的每一個(gè)起經(jīng)過(guò)規(guī)定的延遲時(shí)間TD的期間，延遲選擇信號(hào)S0~S3的每一個(gè)強(qiáng)制性地全部變?yōu)檫壿嬰娖絀。
[0097]因此，即使在各切換時(shí)間點(diǎn)(kl?k3)的稍后選擇信號(hào)d0?d3的全部瞬時(shí)地變?yōu)檫壿嬰娖?，也遍及延遲時(shí)間TD的期間強(qiáng)制性地向與門(mén)313?316的每一個(gè)供給邏輯電平I的選擇信號(hào)d0~d3。由此，避免在切換時(shí)間點(diǎn)的稍后瞬間地向與門(mén)313-316的全部供給邏輯電平O的選擇信號(hào)(S0?S3)的狀態(tài)，因此，防止起因于這樣的狀態(tài)而發(fā)生的時(shí)鐘生成用像素?cái)?shù)據(jù)信號(hào)RC的信號(hào)缺少。
[0098]因此，在采用了圖11所示的結(jié)構(gòu)的情況下也與采用了圖4所示的結(jié)構(gòu)的情況同樣地，能夠在通常工作中在不使時(shí)鐘信號(hào)發(fā)生異常的情況下進(jìn)行時(shí)鐘偏移調(diào)整。
[0099]再有，在上述實(shí)施例中，選擇信號(hào)(d0?d3)在示出“選擇”的情況下為邏輯電平I，在示出“非選擇”的情況下為邏輯電平0，但是，也可以在示出“選擇”的情況下采用邏輯電平0，在示出“非選擇”的情況下采用邏輯電平I。此時(shí)，在每一個(gè)為二輸入的與門(mén)的與門(mén)313?316中，接收延遲選擇信號(hào)S0~S3的輸入端子為包含反相器的反相輸入端子。
[0100]此外，在圖4和圖11所示的實(shí)施例中，從延遲量分別不同的4個(gè)系統(tǒng)的延遲像素?cái)?shù)據(jù)信號(hào)SCO?SC3之中選擇I個(gè)，將其作為施行了偏移調(diào)整的像素?cái)?shù)據(jù)信號(hào)(RC、DAT)輸出，但是，成為選擇對(duì)象的延遲像素?cái)?shù)據(jù)信號(hào)的數(shù)量并不限定于4個(gè)系統(tǒng)。即，成為選擇對(duì)象的延遲像素?cái)?shù)據(jù)信號(hào)的數(shù)量只要為N個(gè)(N為2以上的整數(shù))即可，此時(shí)，設(shè)置與成為該選擇對(duì)象的延遲像素?cái)?shù)據(jù)信號(hào)的每一個(gè)對(duì)應(yīng)的N個(gè)TRD和N個(gè)二輸入與門(mén)。
[0101]總之，作為偏移調(diào)整電路31和32，只要是具有以下的偏移調(diào)整延遲部(325?327)、解碼器(320)、第一?第N轉(zhuǎn)變延遲部(321?324)、以及數(shù)據(jù)選擇部(312?316)的電路即可。偏移調(diào)整延遲部生成以分別不同的延遲量延遲了疊加有時(shí)鐘信號(hào)的數(shù)據(jù)信號(hào)后的第一?第N(N為2以上的整數(shù))延遲數(shù)據(jù)信號(hào)。解碼器基于選擇第一?第N延遲數(shù)據(jù)信號(hào)之中的一個(gè)延遲數(shù)據(jù)信號(hào)的選擇數(shù)據(jù)(DS1、DS2)，生成每一個(gè)在示出選擇的情況下具有第一邏輯電平而在示出非選擇的情況下具有第二邏輯電平且與前述第一?第N延遲數(shù)據(jù)信號(hào)分別對(duì)應(yīng)的每一個(gè)為I位的第一?第N選擇信號(hào)。第一?第N轉(zhuǎn)變延遲部個(gè)別地導(dǎo)入第一?第N選擇信號(hào)來(lái)生成延遲后的第一?第N延遲選擇信號(hào)。此時(shí)，第一?第N轉(zhuǎn)變延遲部的每一個(gè)在選擇信號(hào)根據(jù)選擇數(shù)據(jù)從第一邏輯電平轉(zhuǎn)變?yōu)榈诙壿嬰娖綍r(shí)以比從第二邏輯電平轉(zhuǎn)變?yōu)榈谝贿壿嬰娖綍r(shí)大的延遲量個(gè)別地延遲第一?第N選擇信號(hào)。數(shù)據(jù)延遲部從前述第一?第N延遲數(shù)據(jù)信號(hào)之中選擇在第一?第N延遲選擇信號(hào)之中具有第一邏輯電平的延遲選擇信號(hào)所對(duì)應(yīng)的延遲數(shù)據(jù)信號(hào)，輸出選擇的前述延遲數(shù)據(jù)信號(hào)。
[0102]附圖標(biāo)記的說(shuō)明30偏移檢測(cè)電路
31，32偏移調(diào)整電路 130偏移校正部 313?316與門(mén) 320解碼器
321-324轉(zhuǎn)變延遲電路(TRD)
DDl延遲元件 IVX反相器 RSl RS觸發(fā)電路。
【主權(quán)項(xiàng)】
1.一種偏移調(diào)整裝置，基于疊加有時(shí)鐘信號(hào)的數(shù)據(jù)信號(hào)來(lái)調(diào)整所述時(shí)鐘信號(hào)的偏移，其特征在于，具有: 偏移調(diào)整延遲部，生成以分別不同的延遲量延遲了所述數(shù)據(jù)信號(hào)后的第一?第N延遲數(shù)據(jù)信號(hào)，其中，N為2以上的整數(shù)； 解碼器，基于選擇所述第一?第N延遲數(shù)據(jù)信號(hào)之中的一個(gè)延遲數(shù)據(jù)信號(hào)的選擇數(shù)據(jù)，生成每一個(gè)在示出選擇的情況下具有第一邏輯電平而在示出非選擇的情況下具有第二邏輯電平且與所述第一?第N延遲數(shù)據(jù)信號(hào)分別對(duì)應(yīng)的每一個(gè)為I位的第一?第N選擇信號(hào)； 第一?第N轉(zhuǎn)變延遲部，個(gè)別地導(dǎo)入所述第一?第N選擇信號(hào)來(lái)生成延遲后的第一?第N延遲選擇信號(hào)；以及 數(shù)據(jù)選擇部，從所述第一?第N延遲數(shù)據(jù)信號(hào)之中選擇在所述第一?第N延遲選擇信號(hào)之中具有所述第一邏輯電平的延遲選擇信號(hào)所對(duì)應(yīng)的延遲數(shù)據(jù)信號(hào)，輸出選擇的所述延遲數(shù)據(jù)信號(hào)， 所述第一?第N轉(zhuǎn)變延遲部的每一個(gè)在所述選擇信號(hào)根據(jù)所述選擇數(shù)據(jù)從所述第一邏輯電平轉(zhuǎn)變?yōu)樗龅诙壿嬰娖綍r(shí)，以比從所述第二邏輯電平轉(zhuǎn)變?yōu)樗龅谝贿壿嬰娖綍r(shí)大的延遲量延遲所述第一?第N選擇信號(hào)。2.根據(jù)權(quán)利要求1所述的偏移調(diào)整裝置，其特征在于， 所述第一?第N轉(zhuǎn)變延遲部的每一個(gè)具有: 反相延遲部，生成將使導(dǎo)入的所述選擇信號(hào)的邏輯電平反相后的信號(hào)延遲了規(guī)定期間后的反相延遲選擇信號(hào)；以及 RS觸發(fā)電路，通過(guò)S端子接收所述導(dǎo)入的所述選擇信號(hào)，并且，通過(guò)R端子接收所述反相延遲選擇信號(hào)， 將從所述第一?第N轉(zhuǎn)變延遲部各自的所述RS觸發(fā)電路輸出的信號(hào)生成為所述第一?第N延遲選擇信號(hào)。3.根據(jù)權(quán)利要求1所述的偏移調(diào)整裝置，其特征在于，包含: 寄存器，導(dǎo)入并保持所述選擇數(shù)據(jù)；以及 脈沖生成部，每當(dāng)通過(guò)所述寄存器進(jìn)行所述選擇數(shù)據(jù)的導(dǎo)入時(shí)，生成在規(guī)定期間的期間為所述第一邏輯電平的狀態(tài)而在除去所述規(guī)定期間的期間為所述第二電平的狀態(tài)的脈沖信號(hào)， 所述第一?第N轉(zhuǎn)變延遲部的每一個(gè)具有將導(dǎo)入的所述選擇信號(hào)與所述脈沖信號(hào)的或結(jié)果生成為所述第一?第N延遲選擇信號(hào)的第一?第N或門(mén)。4.根據(jù)權(quán)利要求3所述的偏移調(diào)整裝置，其特征在于，為了傳輸所述脈沖信號(hào)而將所述脈沖生成部與所述第一?第N或門(mén)的每一個(gè)連接的布線(xiàn)各自的長(zhǎng)度相等。5.根據(jù)權(quán)利要求1?4的任一項(xiàng)所述的偏移調(diào)整裝置，其特征在于， 所述數(shù)據(jù)選擇部包含所述第一?第N延遲選擇信號(hào)被供給到每一個(gè)的第一輸入端子并且所述數(shù)據(jù)信號(hào)被供給到每一個(gè)的第二輸入端子的第一?第N二輸入與門(mén)、以及輸出或門(mén)，所述偏移調(diào)整延遲部通過(guò)以分別不同的延遲量對(duì)所述第一?第N 二輸入與門(mén)各自的輸出進(jìn)行延遲來(lái)生成所述第一?第N延遲數(shù)據(jù)信號(hào)， 所述輸出或門(mén)將所述第一?第N延遲數(shù)據(jù)信號(hào)的或結(jié)果作為所述選擇的所述延遲數(shù)據(jù)信號(hào)輸出。6.根據(jù)權(quán)利要求5所述的偏移調(diào)整裝置，其特征在于，包含解復(fù)用器，所述解復(fù)用器在使偏移調(diào)整處理無(wú)效化的情況下停止向所述第一?第N二輸入與門(mén)的所述數(shù)據(jù)信號(hào)的供給并且將所述數(shù)據(jù)信號(hào)向所述輸出或門(mén)的輸入端子供給。7.根據(jù)權(quán)利要求1?6的任一項(xiàng)所述的偏移調(diào)整裝置，其特征在于，具有PLL電路，所述PLL電路生成與疊加于從所述數(shù)據(jù)選擇部輸出的所述延遲數(shù)據(jù)信號(hào)的所述時(shí)鐘信號(hào)相位同步的內(nèi)部時(shí)鐘信號(hào)。
【文檔編號(hào)】G09G3/36GK106023912SQ201610170889
【公開(kāi)日】2016年10月12日
【申請(qǐng)日】2016年3月24日
【發(fā)明人】仁田脅祥治
【申請(qǐng)人】拉碧斯半導(dǎo)體株式會(huì)社