液晶顯示設(shè)備及goa電路的制作方法
【專利說明】
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及液晶顯示技術(shù)領(lǐng)域，特別是涉及一種用于液晶顯示設(shè)備的數(shù)組基板行驅(qū)動(Gate Driver On Array，GOA)電路。
【【背景技術(shù)】】
[0002]現(xiàn)代液晶面板生產(chǎn)中，降低成本，提高質(zhì)量是提高液晶面板核心競爭力的重點。Tr1-gate是一種常用的降低成本的辦法，其結(jié)構(gòu)是把所有的像素旋轉(zhuǎn)90度，掃描線(gateline)數(shù)目增加為三倍，數(shù)據(jù)線(data line)數(shù)目減少為原本的1/3，因數(shù)據(jù)芯片的成本較高，通過上述方法減少數(shù)據(jù)芯片的使用量，從而達(dá)到降低成本的目的。
[0003]數(shù)據(jù)芯片所在側(cè)的覆晶薄膜(COF，chip on film)數(shù)量減少，對應(yīng)的數(shù)據(jù)芯片所在側(cè)扇出(fanout)區(qū)域走線變長，扇出區(qū)域的RC delay變嚴(yán)重，面板兩側(cè)數(shù)據(jù)信號因RCdelay最大而波形失真最嚴(yán)重，兩側(cè)充電不足，使得面板兩側(cè)出現(xiàn)色偏問題。
[0004]參考圖1、圖2a以及圖2b。圖1，繪示現(xiàn)有技術(shù)的液晶顯示設(shè)備10的顯示區(qū)域結(jié)構(gòu)示意圖。圖2a，繪示根據(jù)圖1的顯示區(qū)域的實際顯示的第一示意圖。圖2b，繪示根據(jù)圖1的顯示區(qū)域的實際顯示的第二示意圖。所述顯示區(qū)域包括多行像素，按照紅、綠以及藍(lán)的順序排列。舉例而言，當(dāng)顯示純色且灰階為255 (后文用L255作為簡稱)的黃色畫面，在圖2a中，紅色像素行與綠色像素行都需開啟到L255的亮度，先打開紅色像素，后打開綠色像素，驅(qū)動紅色像素行(G(1)、G(4))的數(shù)據(jù)信號因波形失真，導(dǎo)致紅色充電不足，無法達(dá)到L255要求的亮度，得到的黃色畫面兩側(cè)會偏綠；在圖2b中，如果先打開綠色像素，后打開紅色像素，驅(qū)動綠色像素行(G(2)、G(5))的數(shù)據(jù)信號會波形失真而充電不足，從而導(dǎo)致顯的黃色畫面兩側(cè)偏紅。
[0005]因此，需要提出一種液晶顯示設(shè)備及G0A電路，以克服上述問題。
【
【發(fā)明內(nèi)容】
】
[0006]本發(fā)明的目的在于提供一種用于液晶顯示設(shè)備G0A電路。
[0007]為實現(xiàn)上述目的，本發(fā)明提供一種用于液晶顯示設(shè)備的G0A電路，所述液晶顯示設(shè)備包括多條掃描線，其特征在于，所述G0A電路包含多個G0A單元。所述多個G0A單元相互級聯(lián)為多級G0A單元，所述第η級G0A單元包括時鐘電路、下拉電路、自舉電容電路、上拉電路及下拉維持電路。
[0008]所述時鐘電路，用于接收多級時鐘信號的第m級時鐘信號、用于連接第η級啟動信號線以及所述多條掃描線的第η級掃描線。所述下拉電路，用于連接?xùn)偶壭盘桙c、用于連接所述第η級掃描線、所述多條掃描線的第η+2級掃描線、第η+2級啟動信號線以及固定電壓源。所述自舉電容電路，用于連接所述柵極信號點以及所述固定電壓源。所述上拉電路，用于連接所述柵極信號點以及連接所述多條掃描線的第η-2級掃描線以及第η-2級啟動信號線。所述下拉維持電路，用于連接所述柵級信號點、所述固定電壓源以及所述第η級掃描線。所述m以及所述η為正整數(shù)。
[0009]在一優(yōu)選實施例中，所述時鐘電路包括第一晶體管以及第二晶體管。
[0010]所述第一晶體管的控制端連接所述柵極信號點，所述第一晶體管的輸入端接收所述第m級時鐘信號，所述第一晶體管的輸出端連接所述第η級掃描線。
[0011]所述第二晶體管的控制端連接所述柵極信號點，所述第二晶體管的輸入端連接所述第一晶體管的所述輸入端，所述第二晶體管的輸出端連接所述第η級啟動信號線。
[0012]在一優(yōu)選實施例中，每一所述m個時鐘信號的占空比的大小相同。
[0013]在一優(yōu)選實施例中，所述下拉電路包括第三晶體管以及第四晶體管。
[0014]所述第三晶體管的控制端連接所述第η+2級掃描線以及所述第η+2級啟動信號線，所述第三晶體管的輸入端連接所述固定電壓源，所述第三晶體管的輸出端連接所述第η級掃描線。
[0015]所述第四晶體管的控制端連接所述第η+2級掃描線以及所述第η+2級啟動信號線，所述第四晶體管的輸入端接收所述固定電壓源，所述第四晶體管的輸出端連接所述柵極信號點
[0016]在一優(yōu)選實施例中，所述自舉電容電路包括第一電容。所述第一電容的兩端連接所述柵極信號點以及所述第η級數(shù)據(jù)線。
[0017]在一優(yōu)選實施例中，所述上拉電路包括第五晶體管。所述第五晶體管的控制端連接所述第η-2級掃描線以及所述第η-2級啟動信號線，所述第五晶體管的輸入端連接所述第五晶體管的所述控制端，所述第五晶體管的輸出端連接所述柵級信號點。
[0018]在一優(yōu)選實施例中，所述下拉維持電路包括第一下拉維持電路以及第二下拉維持電路。
[0019]所述第一下拉維持電路包括第六晶體管、第七晶體管以及第八晶體管。
[0020]所述第六晶體管的輸入端連接所述固定電壓，所述第六晶體管的輸出端連接所述柵級信號點。所述第七晶體管的控制端接收第一低頻信號，所述第七晶體管的輸出端連接所述第七晶體管的所述控制端。所述第八晶體管的控制端連接?xùn)偶壭盘桙c，所述第八晶體管的輸入端連接所述固定電壓源。
[0021]所述第二下拉維持電路包括第九晶體管、第十晶體管以及第十一晶體管。
[0022]所述第九晶體管的輸入端連接所述固定電壓，所述第九晶體管的輸出端連接所述柵級信號點。所述第十晶體管的控制端接收第二低頻信號，所述第十晶體管的輸出端連接所述第十晶體管的所述控制端。所述第十一晶體管的控制端連接?xùn)偶壭盘桙c，所述第十一晶體管的輸入端連接所述固定電壓源。
[0023]在一優(yōu)選實施例中，所述第一低頻信號以及所述第二低頻信號為反相的。
[0024]在一優(yōu)選實施例中，所述第一低頻信號和所述第二低頻信號每100幀切換一次方向。
[0025]在一優(yōu)選實施例中，包括如所述G0A電路的一種液晶顯示設(shè)備。
[0026]本發(fā)明用G0A電路代替?zhèn)鹘y(tǒng)的柵極芯片，通過設(shè)計G0A電路的驅(qū)動方式，改善Tr1-gate色偏問題，同時使用G0A電路代替柵極芯片，可進(jìn)一步降低生產(chǎn)成本。
【【附圖說明】】
[0027]圖1，繪示現(xiàn)有技術(shù)的液晶顯示設(shè)備的顯示區(qū)域結(jié)構(gòu)示意圖；
[0028]圖2a，繪示根據(jù)圖1的顯示區(qū)域的實際顯示的第一示意圖；
[0029]圖2b，繪示根據(jù)圖1的顯示區(qū)域的實際顯示的第二示意圖；
[0030]圖3，繪示本發(fā)明的液晶顯示設(shè)備的顯示區(qū)域結(jié)構(gòu)示意圖；
[0031]圖4，繪不本發(fā)明的液晶顯不設(shè)備的G0A電路的不意圖；
[0032]圖5，繪示根據(jù)圖4的G0A電路在圖3的顯示區(qū)域的實際顯示的示意圖。
【【具體實施方式】】
[0033]以下各實施例的說明是參考附加的圖式，用以例示本發(fā)明可用以實施的特定實施例。本發(fā)明所提到的方向用語，例如「上」、「下」、「前」、「后」、「左」、「右」、「內(nèi)」、「外」、「側(cè)面」等，僅是參考附加圖式的方向。因此，使用的方向用語是用以說明及理解本發(fā)明，而非用以限制本發(fā)明。
[0034]圖3，繪示本發(fā)明的液晶顯示設(shè)備20的顯示區(qū)域結(jié)構(gòu)示意圖。所述液晶顯示設(shè)備20包括多條數(shù)據(jù)線(D1-D6)、多條掃描線(G1-G6)、G0A電路30。所述顯示區(qū)域包括多行像素，按照紅、綠以及藍(lán)的順序排列。所述液晶顯示設(shè)備利用所述G0A電路30對所述多條掃描線(G1-G6)提供掃描信號。所述G0A電路30包括多個相互級聯(lián)的G0A單元40。
[0035]圖4，繪示本發(fā)明的G0A單元40的示意圖。本圖是以第η級G0A單元40為例。所述第η級G0A單元40包括時鐘電路100、下拉電路200、自舉電容電路300、上拉電路400及下拉維持電路500。
[0036]所述時鐘電路100，用于接收多級時鐘信號的第m級時鐘信號CKm和用于連接第η級啟動信號線ST(n)以及第η級掃描線G(n)。所述下拉電路200，用于連接?xùn)偶壭盘桙cQ(n)、所述第η級掃描線G (η)、第η+2級掃描線G (η+2)、第η+2級啟動信號線ST(n+2)以及固定電壓源Vss。所述自舉電容電路300，用于連接所述柵極信號點Q(η)以及所述固定電壓源Vss。所述上拉電路400，用于連接所述柵極信號點Q(η)以及連接所述多條掃描線的第η-2級掃描線G (η-2)以及第η_2級啟動信號線ST (η_2)所述下拉維持電路500，用于連接所述柵級信號點Q(n)、所述固定電壓源Vss以及所述第η級掃描線G (η)。所述m以及所述η為正整數(shù)。一般而言，m小于或等于η。
[0037]所述時鐘電路100包括第一晶體管Τ1以及第二晶體管Τ2。所述第一晶體管Τ1的控制端連接所述柵極信號點Q(n)，所述第一晶體管Τ1的輸入端接收所述第m級時鐘信號CKm，所述第一晶體管T1的輸出端連接所述第η級掃描線G (η)。
[0038]所述第二晶體管Τ2的控制端連接所述柵極信號點Q(η)，所述第二晶體管Τ2的輸入端連接所述第一晶體管Τ1的所述輸入端，所述第二晶體管Τ2的輸出端連接所述第η級啟動信號線ST (η)。
[0039]所述下拉電路200包括第三晶體管Τ3以及第四晶體管Τ4。
[0040]所述第三晶體管Τ3的控制端連接所述第η+2級掃描線G (η+2)以及所述第η+2級啟動信號線ST (η+2)，所述第三晶體管Τ3的輸入端連接所述固定電壓源Vss，所述第三晶體管T3的輸出端連接所述第η級掃描線G (η)。
[0041]所述第四晶體管Τ4的控制端連接所述第η+2級掃描線G(n+2)以及所述第η+2級啟動信號線ST(n+2)，所述