專利名稱：一種移位寄存器單元及陣列基板柵極驅(qū)動裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及液晶顯示驅(qū)動技術(shù)領(lǐng)域，尤其涉及一種移位寄存器單元及陣列基板柵極驅(qū)動電路。
背景技術(shù)：
液晶顯示器具有低輻射、體積小及低耗能等優(yōu)點，被廣泛地應用在筆本記電腦、平面電視或移動電話等資訊產(chǎn)品上。傳統(tǒng)液晶顯示器的方式是利用外部驅(qū)動芯片來驅(qū)動面板上的像素以顯示影像，但為了減少元件數(shù)目并降低制造成本，近年來逐漸發(fā)展成將驅(qū)動電路的結(jié)構(gòu)直接制作于顯示面板上，例如通過將柵極驅(qū)動電路整合于液晶面板(gate onarray, GOA)技術(shù)實現(xiàn)的移位寄存器單元。但是，在應用產(chǎn)品的GOA設(shè)計中，如何降低輸出端的噪聲及使用最少的電路元器·件來實現(xiàn)移位寄存功能，并且保證薄膜晶體管TFT的負載循環(huán)的最小化來實現(xiàn)電路的長期穩(wěn)定工作，是GOA設(shè)計的關(guān)鍵問題。如附圖I所示，為現(xiàn)有GOA技術(shù)中最基本的單元，該移位寄存器單元由4個薄膜晶體管和I個電容組成。在實際應用中，T2晶體管會因為由CLK對其產(chǎn)生的耦合電壓的影響使輸出端產(chǎn)生噪聲，且不能長期穩(wěn)定工作。

發(fā)明內(nèi)容
本發(fā)明提供了一種移位寄存器單元及陣列基板柵極驅(qū)動電路，用以實現(xiàn)移位寄存器單元輸出低噪聲的信號并實現(xiàn)移位寄存器單元的長期穩(wěn)定工作。本發(fā)明提供的一種移位寄存器單兀，包括輸入模塊、復位模塊、上拉模塊、第一下拉模塊、第二下拉模塊和第一下拉控制模塊，第二下拉控制模塊；其中，所述輸入模塊響應于輸入信號線，用于將第一工作電壓提供給上拉模塊的上拉節(jié)點，其中上拉節(jié)點為輸入模塊的輸出節(jié)點；所述復位模塊連接上拉節(jié)點，響應于初始化信號，用于將上拉節(jié)點的電壓降為第二工作電壓；所述上拉模塊連接上拉節(jié)點，用于存儲第一工作電壓，和響應于上拉節(jié)點的電壓，向輸出端子提供第一時鐘信號；所述第一下拉模塊，響應于第二時鐘信號或初始化信號，用于將第三工作電壓提供給輸出端子；所述第一下拉控制模塊連接上拉節(jié)點，響應于第二時鐘信號將第二時鐘信號提供給下拉節(jié)點，和響應于上拉節(jié)點的電壓信號將第三工作電壓提供給下拉節(jié)點；所述第二下拉模塊，響應于下拉節(jié)點的電壓信號，用于向上拉節(jié)點和輸出端子提供第三工作電壓；所述第二下拉控制模塊響應于第一時鐘信號，用于將第二時鐘信號輸入到下拉節(jié)點。
本發(fā)明提供的一種陣列基板柵極驅(qū)動裝置，包括級聯(lián)的上述移位寄存器單元。本發(fā)明實施例提供了一種移位寄存器單元和陣列基板柵極驅(qū)動裝置，增加了第二下拉控制模塊，在總體效果上，降低了輸出信號的噪聲，適用于單雙向掃描，而且降低了其余薄膜晶體管TFT的負載循環(huán)，減小了器件整體空間，實現(xiàn)了移位寄存器單元的長期穩(wěn)定工作。


圖I為現(xiàn)有GOA技術(shù)移位寄存器單元基本單元的結(jié)構(gòu)示意圖；圖2為本發(fā)明實施例提供的一種移位寄存器單元的結(jié)構(gòu)示意圖；圖3為本發(fā)明實施例提供的另一種移位寄存器單元的結(jié)構(gòu)示意圖；圖4為圖2和圖3中任一圖所示的移位寄存器單元的各信號端的時序信號圖；圖5為本發(fā)明實施例提供的一種陣列基板柵極驅(qū)動裝置結(jié)構(gòu)示意圖。
具體實施例方式本發(fā)明實施例提供了一種移位寄存器單元，包括輸入模塊、復位模塊、上拉模塊、第一下拉模塊、第二下拉模塊和第一下拉控制模塊，還包括第二下拉控制模塊；其中，所述輸入模塊響應于輸入信號，用于將第一工作電壓提供給上拉模塊的上拉節(jié)點，其中上拉節(jié)點為輸入模塊的輸出節(jié)點；所述復位模塊連接上拉節(jié)點，響應于初始化信號，用于將上拉節(jié)點的電壓降為第二工作電壓；所述上拉模塊連接上拉節(jié)點，用于存儲第一工作電壓，和響應于上拉節(jié)點的電壓，向輸出端子提供第一時鐘信號；所述第一下拉模塊，響應于第二時鐘信號或初始化信號，用于將第三工作電壓提供給輸出端子；所述第一下拉控制模塊連接上拉節(jié)點，響應于第二時鐘信號將第二時鐘信號提供給下拉節(jié)點，和響應于上拉節(jié)點的電壓信號將第三工作電壓提供給下拉節(jié)點；所述第二下拉模塊，響應于下拉節(jié)點的電壓信號，用于向上拉節(jié)點和輸出端子提供第三工作電壓；所述第二下拉控制模塊響應于第一時鐘信號，用于將第二時鐘信號輸入到下拉節(jié)點。較佳地，所述輸入模塊包括第一薄膜晶體管，其源極連接第一工作電壓，柵極連接輸入信號線，漏極連接上拉節(jié)點。較佳地，所述復位模塊包括第二薄膜晶體管，其源極連接上拉節(jié)點，柵極連接初始化信號線，漏極連接第二工作電壓。較佳地，所述上拉模塊，包括電容器，連接在上拉節(jié)點和輸出端子之間；第三薄膜晶體管，其源極連接第一時鐘信號線，柵極連接上拉節(jié)點，漏極連接輸出端子。
較佳地，所述第一下拉模塊，包括第四薄膜晶體管，其源極連接輸出端子，柵極連接第二時鐘信號線或初始化信號線，漏極連接第三工作電壓。較佳地，所述第一下拉控制模塊，包括第五薄膜晶體管，其源極和柵極連接第二時鐘信號線，漏極連接下拉節(jié)點；第六薄膜晶體管，其源極連接第三工作電壓，柵極連接上拉節(jié)點，漏極連接下拉節(jié)點。較佳地，所述第二下拉模塊，包括第七薄膜晶體管，其源極連接上拉節(jié)點，柵極連接下拉節(jié)點，漏極連接第三工作電壓；
較佳地，所述第二下拉模塊，還包括第八薄膜晶體管，其源極連接輸出端子，柵極連接下拉節(jié)點，漏極連接第三工作電壓。較佳地，所述第二下拉控制模塊，包括第九薄膜晶體管，其源極連接第二時鐘信號線，柵極連接第一時鐘信號線，漏極連接下拉節(jié)點。下面結(jié)合附圖和具體實施例，對本發(fā)明進行詳細說明。實施例I本發(fā)明實施例I提供的一種移位寄存器單元，適用于雙向掃描，如圖2所示，該移位寄存器單元，包括輸入模塊101、復位模塊102、上拉模塊103、第一下拉模塊104、第二下拉模塊105和第一下拉控制模塊106，還包括第二下拉控制模塊107 ;其中，所述輸入模塊101響應于輸入信號INPUT，用于將第一工作電壓VDD提供給上拉模塊的上拉節(jié)點PU點，其中上拉節(jié)點為輸入模塊的輸出節(jié)點；所述復位模塊102連接上拉節(jié)點，響應于初始化信號RESET，用于將上拉節(jié)點的電壓降為第二工作電壓VSS;所述上拉模塊103連接上拉節(jié)點，用于存儲第一工作電壓VDD，和響應于上拉節(jié)點的電壓信號，向輸出端子OUTPUT提供第一時鐘信號CLK ；所述第一下拉模塊104,響應于第二時鐘信號CLKB,用于將第三工作電壓VGL提供給輸出端子OUTPUT ；所述第一下拉控制模塊105連接上拉節(jié)點I3U點，響應于第二時鐘信號CLKB將第二時鐘信號提供給下拉節(jié)點ro點，和響應于上拉節(jié)點的電壓信號將第三工作電壓VGL提供給下拉節(jié)點ro點；所述第二下拉模塊106，響應于下拉節(jié)點的電壓信號，用于向上拉節(jié)點PU點和輸出端子OUTPUT提供第三工作電壓VGL ；所述第二下拉控制模塊107響應于第一時鐘信號CLK,用于將第二時鐘信號輸入到下拉節(jié)點H)點。其中，輸入模塊101包括第一薄膜晶體M1，其源極連接第一工作電壓VDD，柵極連接輸入信號線INPUT，漏極連接上拉節(jié)點PU點。復位模塊102包括第二薄膜晶體管M2，其源極連接上拉節(jié)點PU點，柵極連接初始化信號線RESET，漏極連接第二工作電壓VSS。上拉模塊103，包括電容器Cl，連接在上拉節(jié)點PU點和輸出端子OUTPUT之間；
第三薄膜晶體管M3，其源極連接第一時鐘信號CLK，柵極連接上拉節(jié)點PU點，漏極連接輸出端子OUTPUT。第一下拉模塊104，包括第四薄膜晶體管M4，其源極連接輸出端子OUTPUT，柵極連接第二時鐘信號CLKB，漏極連接第三工作電壓VGL。第一下拉控制模塊105，包括第五薄膜晶體管M5，其源極和柵極連接第二時鐘信號CLKB，漏極連接下拉節(jié)點H)占.第六薄膜晶體管M6，其源極連接第三工作電壓VGL，柵極連接上拉節(jié)點點，漏極連接下拉節(jié)點H)點。·第二下拉模塊106，包括第七薄膜晶體管M7，其源極連接上拉節(jié)點PU點，柵極連接下拉節(jié)點H)點，漏極連接第三工作電壓VGL ；第八薄膜晶體管M8，其源極連接輸出端子OUTPUT，柵極連接下拉節(jié)點H)點，漏極連接第三工作電壓VGL。第二下拉控制模塊106，包括第九薄膜晶體管M9，其源極連接第二時鐘信號CLKB，柵極連接第一時鐘信號CLK，漏極連接下拉節(jié)點ro點。參見圖4所示的信號時序圖，本發(fā)明實施例I提供的移位寄存器單元的雙向掃描驅(qū)動方法，包括第一階段第一時鐘信號CLK為低電平、第二時鐘信號CLKB為高電平、輸入信號INPUT為高電平和初始化信號RESET為低電平時，第一薄膜晶體管Ml、第四薄膜晶體管M4和第五薄膜晶體管M5將導通，第二薄膜晶體管M2和第九薄膜晶體管M9將斷開；第一薄膜晶體管Ml導通，將VDD高電平引入I3U節(jié)點，并將第三薄膜晶體管M3和第六薄膜晶體管M6導通；第五薄膜晶體管M5導通將第七薄膜晶體管M7和第八薄膜晶體管M8導通；其中，第六薄膜晶體管M6導通將VSS低電平引入H)節(jié)點，第四薄膜晶體管M4導通將VGL低電平引入輸出端，輸出低電平；第二階段第一時鐘信號CLK為高電平、第二時鐘信號CLKB為低電平、輸入信號INPUT為低電平和初始化信號RESET為低電平時，第一薄膜晶體管Ml、第二薄膜晶體管M2、第四薄膜晶體管M4和第五薄膜晶體管M5將斷開，第九薄膜晶體管M9將導通；PU節(jié)點高電平，第三薄膜晶體管M3和第六薄膜晶體管M6持續(xù)導通；Η)節(jié)點保持低電平，第七薄膜晶體管M7斷開避免節(jié)點漏電，第八薄膜晶體管M8斷開避免輸出端漏電；其中第三薄膜晶體管M3導通將此階段第一時鐘信號CLK的高電平引入輸出端Output，將輸出端電位上拉至高電平；第三階段第一時鐘信號CLK為低電平、第二時鐘信號CLKB為高電平、輸入信號INPUT為低電平和初始化信號RESET為高電平時，第一薄膜晶體管Ml和第九薄膜晶體管M9將關(guān)閉，第二薄膜晶體管M2、第四薄膜晶體管M4和第五薄膜晶體管M5將導通；其中，第二薄膜晶體管M2導通PU節(jié)點放電至低電平，第三薄膜晶體管M3和第六薄膜晶體管M6將斷開，H)節(jié)點引入此階段第二時鐘信號CLKB的高電平，第七薄膜晶體管M7導通加速I3U節(jié)點放電，第四薄膜晶體管M4將VGL低電平引入輸出端，第八薄膜晶體管M8導通加速輸出端放電，輸出低電平；第四階段第一時鐘信號CLK為高電平、第二時鐘信號CLKB為低電平、輸入信號INPUT為低電平和初始化信號RESET為低電平時 ，第九薄膜晶體管M9將導通，其余晶體管將斷開，電容Cl保持低電平，因此輸出端Output輸出低電平；第五階段第一時鐘信號CLK為低電平、第二時鐘信號CLKB為高電平、輸入信號INPUT為低電平和初始化信號RESET為低電平時，第九薄膜晶體管M9將關(guān)閉，第四薄膜晶體管M4和第五薄膜晶體管M5將導通，第七薄膜晶體管M7導通保持節(jié)點的低電平，輸出端引入VGL低電平，第八薄膜晶體管M8導通進一步保證輸出端為低電平，輸出低電平。較佳地，在第五階段之后，重復進行第四階段和第五階段的操作，直到再次依次出現(xiàn)第一階段、第二階段和第三階段的時序，并再次執(zhí)行第一階段、第二階段和第三階段，完成第一階段、第二階段和第三階段，就完成了一次信號移位。需要說明的是，本發(fā)明實施例中，所有的薄膜晶體管均為N型薄膜晶體管TFT。實施例2也相同，不再贅述。本發(fā)明實施例用于說明本發(fā)明，但不用來限制本發(fā)明的范圍，其中，第七薄膜晶體管M7和第八薄膜晶體管M8不是必須同時存在于所述移位寄存器單元中，所述移位寄存器單元包含其中任一項均可實現(xiàn)本發(fā)明的目的。實施例2本發(fā)明實施例2提供的移位寄存器單元，同樣適用于單向掃描，如圖3所示，該移位寄存器單元用于單相掃描時，與實施例I中所不同的是所述第一下拉模塊104，響應于初始化信號RESET，用于將第三工作電壓VGL提供給輸出端子OUTPUT ；其中第一下拉模塊104，包括第四薄膜晶體管M4,其源極連接輸出端子OUTPUT，柵極連接初始化信號線RESET，漏極連接第三工作電壓VGL。本發(fā)明實施例2所述的移位寄存器單元，用于單相掃描時，參見圖4所示的控制信號時序圖，其中，第二工作電壓VSS和第三工作電壓VGL相同，其驅(qū)動方法，包括第一階段INPUT為高電平，則PU節(jié)點為高電平，第一薄膜晶體管Ml、第三薄膜晶體管M3和第六薄膜晶體管M6導通；CLK為低電平，CLKB為高電平，第五薄膜晶體管M5導通，H)節(jié)點為低電平，第七薄膜晶體管M7和第八薄膜晶體管M8導通；RESET為低電平，則薄膜晶體管T2關(guān)閉；所以輸出為低電平；第二階段=INPUT變?yōu)榈碗娖剑琑ESET仍為低電平，則I3U節(jié)點仍為高電平，第三薄膜晶體管M3和第六薄膜晶體管M6持續(xù)導通；CLKB為低電平，第五薄膜晶體管M5斷開，CLK為高電平，第九薄膜晶體管M9打開，那么P D節(jié)點持續(xù)為低電平，第七薄膜晶體管M7和第八薄膜晶體管M8斷開；RESET為低電平，則第二薄膜晶體管M2保持斷開；CLK變?yōu)楦唠娖?，所以輸出變?yōu)楦唠娖?；第三階段INPUT為低電平，RESET變?yōu)楦唠娖?，則第二薄膜晶體管M2和第四薄膜晶體管M4導通；于是PU節(jié)點被放電至低電平，第三薄膜晶體管M3和第六薄膜晶體管M6關(guān)閉；CLKB為高電平，第五薄膜晶體管M5導通，CLK為低電平，第九薄膜晶體管M9關(guān)閉，那么節(jié)點ro變?yōu)楦唠娖剑谄弑∧ぞw管M7和第八薄膜晶體管M8導通，將PU節(jié)點電位下拉；CLK為低電平，所以輸出變?yōu)榈碗娖健５谒碾A段=INPUT為低電平，RESET變?yōu)榈碗娖?，則PU節(jié)點持續(xù)為低電平，第三薄膜晶體管M3和第六薄膜晶體管M6持續(xù)斷開；CLKB為低電平，第五薄膜晶體管M5斷開，CLK為高電平，第九薄膜晶體管M9打開，那么H)節(jié)點電平由最高點逐漸降低，第七薄膜晶體管M7和第八薄膜晶體管M8斷開；RESET為低電平，則第二薄膜晶體管M2斷開；輸出保持低電平；第五階段=INPUT為低電平，RESET為低電平，則I3U節(jié)點仍為低電平，第三薄膜晶體管M3和第六薄膜晶體管M6持續(xù)斷開；CLKB為高電平，第五薄膜晶體管M5導通，CLK為低電 平，第九薄膜晶體管M9關(guān)閉。那么H)節(jié)點電平由最低點逐漸升高，第七薄膜晶體管M7和第八薄膜晶體管M8導通；RESET仍為低電平，則第二薄膜晶體管M2關(guān)閉；輸出保持為低電平。較佳地，此后則一直重復第四、五階段的狀態(tài)，直到再次出現(xiàn)第一、二、三階段的時序。完成第一、二、三階段，則完成了一次信號移位。本發(fā)明實施例用于說明本發(fā)明，但不用來限制本發(fā)明的范圍，其中，第七薄膜晶體管M7和第八薄膜晶體管M8不是必須同時存在于所述移位寄存器單元中，所述移位寄存器單元包含其中任一項均可實現(xiàn)本發(fā)明的目的。本發(fā)明提供的陣列基板柵極驅(qū)動裝置的級聯(lián)結(jié)構(gòu)，包括級聯(lián)的上述任一移位寄存器單元。較佳地，參見圖5，為雙向掃描移位寄存器單元級聯(lián)結(jié)構(gòu)，采用奇偶數(shù)行單邊驅(qū)動的方式，左邊驅(qū)動偶數(shù)行，右邊驅(qū)動奇數(shù)行，STV信號與第一行輸入和最后一行的Reset相連接，第η行的輸出作為η+2行的輸入，并且作為η-2行的Reset，起到復位作用。相鄰的兩行CLK信號相互交換連接。其中，STV為一個開始驅(qū)動信號，就是移位寄存器單元中的Input信號。較佳地，單向掃描移位寄存器單元級聯(lián)方式與雙向掃描方式相同。較佳地，雙向或單向掃描都可以奇偶數(shù)單邊驅(qū)動，也可以不分奇偶驅(qū)動，兩邊同時驅(qū)動一行。綜上所述，本發(fā)明提供的移位寄存器單元，為九個TFT和一個電容，即9T1C的結(jié)構(gòu)。第二下拉控制模塊的增加，即第九薄膜晶體管的源極和漏極分別于第二時鐘信號線CLKB和ro點相連，能夠有效降低輸出信號的噪聲，適用于單雙向掃描，而且第九薄膜晶體管的尺寸不需要很大，有利于器件整體空間的減小及功耗降低。該移位寄存器單元在工作過程中，在ro節(jié)點的放電過程中，分別依靠VSS端和CLKB端來放電，由于第九薄膜晶體管能在第一時鐘信號CLK處于高電位的時候利用第二時鐘信號CLKB低電位有效的放電,減小了漏電流，并且H)信號的下降時間(falling time)變長，變有效的降低了輸出信號的噪聲，并且第九薄膜晶體管的加入，使第七薄膜晶體管和第八薄膜晶體管的負載循環(huán)降低到50%左右,有利于器件長期穩(wěn)定工作。顯然，本領(lǐng)域的技術(shù)人員可以對本發(fā)明進行各種改動和變型而不脫離本發(fā)明的精神和范圍。這樣，倘若本發(fā)明的這些修改和變型屬于本發(fā)明權(quán)利要求及其等同技術(shù)的范圍之內(nèi)，則本發(fā)明也意圖包含這些改動和變型在內(nèi)。
權(quán)利要求
1.ー種移位寄存器單元，其特征在于，包括輸入模塊、復位模塊、上拉模塊、第一下拉模塊、第二下拉模塊和第一下拉控制模塊，第二下拉控制模塊；其中， 所述輸入模塊響應于輸入信號線，用于將第一工作電壓提供給上拉模塊的上拉節(jié)點，其中上拉節(jié)點為輸入模塊的輸出節(jié)點； 所述復位模塊連接上拉節(jié)點，響應于初始化信號，用于將上拉節(jié)點的電壓降為第二エ作電壓； 所述上拉模塊連接上拉節(jié)點，用于存儲第一工作電壓，和響應于上拉節(jié)點的電壓，向輸出端子提供第一時鐘信號； 所述第一下拉模塊，響應于第二時鐘信號或初始化信號，用于將第三工作電壓提供給輸出端子； 所述第一下拉控制模塊連接上拉節(jié)點，響應于第二時鐘信號，將第二時鐘信號提供給下拉節(jié)點，并且響應于上拉節(jié)點的電壓信號，將第三工作電壓提供給下拉節(jié)點； 所述第二下拉模塊，響應于下拉節(jié)點的電壓信號，用于向上拉節(jié)點和輸出端子提供第三工作電壓； 所述第二下拉控制模塊響應于第一時鐘信號，用于將第二時鐘信號輸入到下拉節(jié)點。
2.根據(jù)權(quán)利要求I所述的移位寄存器單元，其特征在于，所述輸入模塊包括 第一薄膜晶體管，其源極連接第一工作電壓，柵極連接輸入信號線，漏極連接上拉節(jié)點。
3.根據(jù)權(quán)利要求I所述的移位寄存器單元，其特征在于，所述復位模塊包括 第二薄膜晶體管，其源極連接上拉節(jié)點，柵極連接初始化信號線，漏極連接第二工作電壓。
4.根據(jù)權(quán)利要求I所述的移位寄存器單元，其特征在于，所述上拉模塊，包括 電容器，連接在上拉節(jié)點和輸出端子之間； 第三薄膜晶體管，其源極連接第一時鐘信號線，柵極連接上拉節(jié)點，漏極連接輸出端子。
5.根據(jù)權(quán)利要求I所述的移位寄存器單元，其特征在于，所述第一下拉模塊，包括 第四薄膜晶體管，其源極連接輸出端子，柵極連接第二時鐘信號線或初始化信號線，漏極連接第三工作電壓。
6.根據(jù)權(quán)利要求I所述的移位寄存器單元，其特征在干，所述第一下拉控制模塊，包括 第五薄膜晶體管，其源極和柵極連接第二時鐘信號線，漏極連接下拉節(jié)點； 第六薄膜晶體管，其源極連接第三工作電壓，柵極連接上拉節(jié)點，漏極連接下拉節(jié)點。
7.根據(jù)權(quán)利要求I所述的移位寄存器單元，其特征在于，所述第二下拉模塊，包括 第七薄膜晶體管，其源極連接上拉節(jié)點，柵極連接下拉節(jié)點，漏極連接第三工作電壓。
8.根據(jù)權(quán)利要求7所述的移位寄存器單元，其特征在于，所述第二下拉模塊，還包括 第八薄膜晶體管，其源極連接輸出端子，柵極下拉節(jié)點，漏極連接第三工作電壓。
9.根據(jù)權(quán)利要求I所述的移位寄存器單元，其特征在于，所述第二下拉控制模塊，包括 第九薄膜晶體管，其源極連接第二時鐘信號線，柵極連接第一時鐘信號線，漏極連接下拉節(jié)點。
10.ー種柵極驅(qū)動裝置，其特征在于，包括級聯(lián)的如權(quán)利要求I、任一權(quán)項所述的移位寄存器單元。
全文摘要
本發(fā)明公開了一種移位寄存器單元及陣列基板柵極驅(qū)動裝置，用以實現(xiàn)移位寄存器單元輸出低噪聲的信號并實現(xiàn)移位寄存器單元的長期穩(wěn)定工作。本發(fā)明提供的一種移位寄存器單元，包括用于將第一工作電壓提供給上拉模塊的上拉節(jié)點的輸入模塊；連接上拉節(jié)點用于將上拉節(jié)點的電壓降為第二工作電壓的復位模塊；連接上拉節(jié)點用于存儲第一工作電壓，和向輸出端子提供第一時鐘信號的上拉模塊；用于將第三工作電壓提供給輸出端子的第一下拉模塊；將第二時鐘信號提供給下拉節(jié)點，和將第三工作電壓提供給下拉節(jié)點的第一下拉控制模塊；用于向上拉節(jié)點和輸出端子提供第三工作電壓的第二下拉模塊；用于將第二時鐘信號輸入到下拉節(jié)點的第二下拉控制模塊。
文檔編號G09G3/36GK102956213SQ20121039259
公開日2013年3月6日 申請日期2012年10月16日 優(yōu)先權(quán)日2012年10月16日
發(fā)明者馬磊, 陳東, 陳希 申請人:北京京東方光電科技有限公司