半導(dǎo)體存儲(chǔ)器操作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種非易失性存儲(chǔ)器操作方法，特別是涉及一種NAND閃存器的操作方法。
【背景技術(shù)】
[0002]非易失性存儲(chǔ)設(shè)備包括快閃存儲(chǔ)器、阻抗可變存儲(chǔ)設(shè)備等?？扉W存儲(chǔ)器可以被分為NAND快閃存儲(chǔ)器和NOR快閃存儲(chǔ)器。NOR快閃存儲(chǔ)器的結(jié)構(gòu)特點(diǎn)是它的存儲(chǔ)單元被并行連接到位線。這種并行連接方式允許隨機(jī)地訪問N O R快閃存儲(chǔ)器的存儲(chǔ)單元。相反，N A ND快閃存儲(chǔ)器的結(jié)構(gòu)特點(diǎn)是它的存儲(chǔ)單元被串行地連接到位線。就是說，NAND快閃存儲(chǔ)器中的存儲(chǔ)單元被連接到一個(gè)存儲(chǔ)單元串中，因此僅僅需要一個(gè)與位線的連接接頭。因此，NAND快閃存儲(chǔ)器可以被非常高密度地集成。
[0003]對(duì)于NAND快閃存儲(chǔ)器中一串單元，已編程的背景圖樣會(huì)對(duì)待編程升壓(Boost)單元產(chǎn)生影響。對(duì)于串單元，態(tài)的集中分布會(huì)導(dǎo)致漏向負(fù)載變化，從而引起讀電路誤差。NAND快閃存儲(chǔ)器存儲(chǔ)單元編程態(tài)分布不均勻，引起某些單元損耗過大，直至單元失效。頁(yè)讀取單元存儲(chǔ)數(shù)據(jù)時(shí)，串單元上特定閾值電壓分布會(huì)導(dǎo)致SCSL噪聲。對(duì)塊數(shù)據(jù)進(jìn)行隨機(jī)化處理，可以有效降低上述效應(yīng)的影響，提尚芯片性能。
[0004]圖1A所示為一種現(xiàn)有技術(shù)的存儲(chǔ)器結(jié)構(gòu)100，進(jìn)一步包括頁(yè)面緩沖電路120、譯碼器電路130、電壓產(chǎn)生器電路140、包含通過/失敗檢查電路160的控制邏輯150、隨機(jī)數(shù)據(jù)接口部件170、以及輸入/輸出緩沖電路180。其中通過/失敗檢查電路160可以被配置為獨(dú)立于控制邏輯150。
[0005]圖1B是進(jìn)一步說明圖1A的隨機(jī)數(shù)據(jù)接口170的框圖。隨機(jī)數(shù)據(jù)接口 170包括地址緩沖器171、隨機(jī)序列產(chǎn)生器172、第一和第二異或(XOR)門173a和173b、第一復(fù)用器174、第一和第二奇/偶鎖存器175a和175b、標(biāo)記單元檢查器176、復(fù)用控制器177、以及第二復(fù)用器178。地址緩沖器171被配置為接收與正常讀命令時(shí)一起從外部被提供的地址(例如，頁(yè)面地址)，然后將所接收地址作為種子發(fā)送給隨機(jī)序列產(chǎn)生器172。
[0006]圖1C是進(jìn)一步說明圖1B的隨機(jī)序列產(chǎn)生器172的一種可能實(shí)施例的框圖。隨機(jī)序列產(chǎn)生器172包括多個(gè)(例如，10個(gè)觸發(fā)器FFl到FF10)觸發(fā)器和異或門Gl，也即由線性反饋移位寄存器LFSR組成了時(shí)序邏輯電路。隨機(jī)序列產(chǎn)生器172可以根據(jù)種子和時(shí)鐘信號(hào)來產(chǎn)生隨機(jī)數(shù)據(jù)，并且將隨機(jī)數(shù)據(jù)提供給圖1B中的第一和第二異或門173a和173b。
[0007]圖1D反映了圖1C的隨機(jī)化過程中LFSR地址與編碼之間的對(duì)應(yīng)關(guān)系。采用原方法對(duì)數(shù)據(jù)進(jìn)行隨機(jī)化，首先加載種子(Seed)數(shù)據(jù)到隨機(jī)序列產(chǎn)生器172，然后該單元172每個(gè)周期進(jìn)行移位異或等操作輸出一個(gè)狀態(tài)，即偽隨機(jī)碼。使用偽隨機(jī)碼對(duì)數(shù)據(jù)進(jìn)行隨機(jī)化編碼(或解碼)，例如SO對(duì)0x000地址對(duì)應(yīng)的數(shù)據(jù)進(jìn)行編碼(或解碼)。當(dāng)讀寫操作的首地址為O地址且順序操作時(shí)，LFSR每個(gè)周期輸出對(duì)應(yīng)隨機(jī)碼，依次完成對(duì)數(shù)據(jù)的編解碼。
[0008]圖1E為編程過程中LFSR地址與編碼之間的對(duì)應(yīng)關(guān)系。假設(shè)編程列起始地址為P，那么隨機(jī)化操作必須獲得對(duì)應(yīng)的隨機(jī)碼3[)。對(duì)于LFSR結(jié)構(gòu)，當(dāng)前狀態(tài)由前一狀態(tài)運(yùn)算獲得，以此類推，必須等待隨機(jī)序列從So運(yùn)算到Sp，消耗P個(gè)周期。對(duì)于Seed長(zhǎng)度為N的單元，共有2N_1個(gè)隨機(jī)狀態(tài)，因此P = P mod(2N-l)。讀操作等待的時(shí)鐘周期與上述類似，降低系統(tǒng)效率。
[0009]圖1F為非連續(xù)編程過程中LFSR地址與編碼之間的對(duì)應(yīng)關(guān)系。在非連續(xù)性編程頁(yè)數(shù)據(jù)時(shí)，用戶編程完列地址P對(duì)應(yīng)的數(shù)據(jù)后，通過命令跳轉(zhuǎn)到列地址Q開始編程，由于不能立即獲得對(duì)應(yīng)的隨機(jī)碼Sq，必須等待(q-p)mod(2N-l)個(gè)周期。非連續(xù)性讀取數(shù)據(jù)的操作與之類似，等待隨機(jī)序列單元產(chǎn)生隨機(jī)碼將消耗多個(gè)周期，增加操作總周期數(shù)，影響系統(tǒng)性能。

【發(fā)明內(nèi)容】

[0010]由上所述，本發(fā)明的目的在于克服上述技術(shù)困難，提出一種能夠有效減少存儲(chǔ)器操作周期數(shù)從而提高芯片性能的半導(dǎo)體存儲(chǔ)器操作方法。
[0011]為此，本發(fā)明提供了一種半導(dǎo)體存儲(chǔ)器操作方法，包括:對(duì)操作地址數(shù)據(jù)進(jìn)行隨機(jī)化以得到隨機(jī)碼;將隨機(jī)碼與原始數(shù)據(jù)進(jìn)行組合邏輯運(yùn)算得到隨機(jī)化數(shù)據(jù)，或者將隨機(jī)化數(shù)據(jù)與隨機(jī)碼進(jìn)行組合邏輯運(yùn)算得到去隨機(jī)化數(shù)據(jù);保存隨機(jī)化數(shù)據(jù)，或者輸出去隨機(jī)化數(shù)據(jù)。
[0012]其中，操作地址為塊地址(Block Address)、頁(yè)地址(Page Address)、區(qū)地址(Sess1n Address)、列地址(Column Address)的任一種或其組合。
[0013]其中，隨機(jī)化通過采用有限域四則運(yùn)算、與邏輯、或邏輯、移位邏輯、位寬變換邏輯的任一種或其組合來實(shí)現(xiàn)。
[0014]其中，有限域四則運(yùn)算包括仿射變換。
[0015]其中，隨機(jī)化通過采用邏輯門實(shí)現(xiàn)、ROM查找表法的任一種或其組合實(shí)現(xiàn)。
[0016]其中，組合邏輯運(yùn)算為與邏輯、或邏輯、非邏輯、異或邏輯、移位邏輯、位寬變換邏輯的任一種或其組合。
[0017]用硬件方式實(shí)現(xiàn)得到隨機(jī)化數(shù)據(jù)，包括各類組合邏輯實(shí)現(xiàn)方法、非迭代式時(shí)序邏輯實(shí)現(xiàn)方法以及它們形成的復(fù)合結(jié)構(gòu)。
[0018]依照本發(fā)明的半導(dǎo)體存儲(chǔ)器操作方法，采用組合邏輯構(gòu)成隨機(jī)序列產(chǎn)生單元，編解碼過程無(wú)需等待特定周期，縮減了操作時(shí)間，提高了芯片性能。
【附圖說明】
[0019]以下參照附圖來詳細(xì)說明本發(fā)明的技術(shù)方案，其中:
[0020]圖1A至圖1C為現(xiàn)有技術(shù)的半導(dǎo)體存儲(chǔ)器結(jié)構(gòu)框圖；
[0021 ]圖1D至圖1F示出了現(xiàn)有技術(shù)中編解碼過程中LFSR地址與編碼之間的對(duì)應(yīng)關(guān)系；
[0022]圖2為依照本發(fā)明的快速隨機(jī)碼產(chǎn)生單元結(jié)構(gòu)圖；
[0023]圖3示出了編碼操作和讀取操作的隨機(jī)化過程中的編碼模塊具體結(jié)構(gòu)；
[0024]圖4和圖5分別圖形化示出了編碼操作和讀取操作的隨機(jī)化過程；
[0025]圖6和圖7分別示出了依照本發(fā)明不同實(shí)施例的隨機(jī)化操作。
【具體實(shí)施方式】
[0026]以下參照附圖并結(jié)合示意性的實(shí)施例來詳細(xì)說明本發(fā)明技術(shù)方案的特征及其技術(shù)效果，公開了采用組合邏輯構(gòu)成隨機(jī)序列產(chǎn)生單元從而縮減操作時(shí)間、提高芯片性能的半導(dǎo)體存儲(chǔ)器操作方法。需要指出的是，類似的附圖標(biāo)記表示類似的結(jié)構(gòu)，本申請(qǐng)中所用的術(shù)語(yǔ)“第一”、“第二”、“上”、“下”等等可用于修飾各種器件結(jié)構(gòu)或制造工序。這些修飾除非特別說明并非暗示所修飾器件結(jié)構(gòu)或制造工序的空間、次序或?qū)蛹?jí)關(guān)系。
[0027]如圖2所示，示出了依照本發(fā)明的快速隨機(jī)碼產(chǎn)生單元結(jié)構(gòu)圖。本發(fā)明的存儲(chǔ)器基本結(jié)構(gòu)類似于圖1A和圖1B，區(qū)別主要在于優(yōu)選地不采用圖1C所示的時(shí)序邏輯產(chǎn)生隨機(jī)序列。具體的，例如首先對(duì)頁(yè)地址和列地址(圖2中“頁(yè)地址”和“列地址”方框邏輯上表示地址寄存器中的頁(yè)地址和列地址，也可以物理地代表地址寄存器中頁(yè)地址部分或稱頁(yè)地址寄存器、以及地址寄存器中列地址部分或稱列地址寄存器)進(jìn)行運(yùn)算，由字產(chǎn)生模塊得到待處理的字(word，通過將頁(yè)地址的后M位與列地址的后N位拼接而成，例如頁(yè)地址后3位在前、列地址后5位在后拼接為8位字)，其輸出加載到編碼(Encode)單元進(jìn)行偽隨機(jī)映射運(yùn)算以輸出碼(Code)，該運(yùn)算優(yōu)選地由組合邏輯構(gòu)成。由位寬變化單元對(duì)生成的碼(Code)進(jìn)行位寬變化，取出Ibit數(shù)據(jù)，最后輸出作為隨機(jī)位編解碼數(shù)據(jù)(圖2中“隨機(jī)位”方框可代表邏輯輸出，也可以代表物理上的隨機(jī)位輸出緩沖器或寄存器)