專利名稱：利用低壓元件排除靜電的高壓電源靜電放電保護電路的制作方法
技術領域：
本發(fā)明有關一種靜電放電(ESD)的保護電路，特別是有關一種利用低壓元件于靜電產生時將其排除的靜電放電保護電路。
背景技術：
在精密的電子裝置中，由于電路元件的微小化，以及精密的程度大幅提升，所以這類精密電子裝置，特別是內部的微小電子元件對于來自工作環(huán)境中所產生的，或是來自使用者接觸該電子裝置時所引入的靜電，都非常的敏感且需要受到保護。
因此，在多數(shù)的精密電子裝置中，皆需要額外設計一靜電放電保護電路來適當?shù)嘏懦赡馨l(fā)生的靜電，以保護在電子裝置內的電路，其中的電子元件不會因為靜電所帶來的高壓而受到破壞。
如圖1所顯示，為一個傳統(tǒng)堆疊NMOS的靜電放電電路的I-V曲線圖。在圖1中，橫向座標為漏極至源極的電壓差，而縱向座標為漏極電流值。圖中表示，當漏極至源極的電壓差逐步的累積上升時，漏極電流值也會相應地上升；而直到漏極至源極的電壓差值超出了一觸發(fā)電壓(trigger voltage)值之后，則會發(fā)生穿透(punch through)效應因而始得漏極至源極的電值差值開始彈回(snap-back)，直到下降至一維持電壓(holding voltage)值為止。從觸發(fā)電壓到維持電壓之間的電壓值差距則稱為彈回區(qū)(snap-back region)。此外，當漏極至源極的電壓差回到維持電壓后，之后的電壓差值則是呈現(xiàn)平緩地增加，且此時漏極電流也會相應性地上升。
由以上所述可知，當靜電電壓值若大過于觸發(fā)電壓值時，則會因會穿透效應的緣故而使得作為靜電保護電路的堆疊NMOS被導通，故靜電電流可以通過堆疊NMOS而被接地釋放，達到保護內部電子元件不受靜電破壞的目的。但傳統(tǒng)的堆疊NMOS靜電保護電路的缺點在于，如果靜電電壓值并未大于觸發(fā)電壓值，則此靜電保護電路無法被導通，亦即無法排除靜電電流因而該靜電電流會持續(xù)被保留在電子裝置之中成為一個不穩(wěn)定的因素，使得使用者無法預期何時會對電子裝置造成重大的破壞。
圖2顯示一集成電路的中的傳統(tǒng)堆疊NMOS靜電保護電路。該集成電路的目的是作為連結不同工作電壓的半導體芯片或是子系統(tǒng)的界面，所以內部具有混合電壓，電壓值分別為Vdd以及Vcc。從圖2中可以看到在集成電路其中的一個I/O焊墊連結到內部電路之外，也連結到第一個NMOS(即NMOS1)的漏極(drain)，而NMOS1的柵極(gate)則連結至電源Vdd，NMOS1的源極(source)與第二個NMOS(即NMOS2)的漏極相連結，NMOS2的柵極(gate)則連結至電源Vcc，最后，NMOS2的源極連結到接地端。
在圖2中的NMOS1與NMOS2以串聯(lián)結構(cascade configuration)作堆疊，兩者相連的節(jié)點形成一共擴散區(qū)，所以在堆疊NMOS的內部可視為存在一個寄生雙載子接面晶體管(lateral bipolar junction transistor)。當靜電電壓值大過于觸發(fā)電壓時，則此寄生雙載子接面晶體管會被導通而使得靜電可以被排出內部電路。但如圖1中所述，若靜電電壓值并未超過觸發(fā)電壓時，則此時寄生雙載子接面晶體管無法被導通而造成靜電持續(xù)被保留在集成電路內，最后會造成I/O焊墊內部的I/O緩沖器的MOS柵極氧化層(gate oxide)損壞。因為在一個混合電壓I/O電路中，MOS柵極氧化層的崩潰電壓(breakdown voltage)會變小，所以會被堆積在集成電路內部的靜電破壞。
鑒于上述在傳統(tǒng)靜電放電保護電路中，當靜電電流存在于電路中但又不大于觸發(fā)電壓時，會造成該保護電路無法被啟動的情形，因此亟需要提出一個對于靜電存在以及靜電的排除更靈敏的靜電保護電路，能夠對于未達到觸發(fā)電壓值的靜電作排除以保護集成電路內部的電子元件免于被損壞。

發(fā)明內容
鑒于上述的先前技術中，傳統(tǒng)靜電放電保護電路的諸多缺點，本發(fā)明的主要目的在于提出一種靜電放電保護電路，其對于靜電排除的靈敏度更高，可以對較小的靜電電壓立即作反應。
本發(fā)明的另一目的在于提出一種靜電放電保護電路，電路是由低耐壓的電子元件所構成，但可以負荷高電壓值的靜電通過，以達到釋放靜電的效果。
根據(jù)以上所述的目的，本發(fā)明提供了一種靜電放電保護電路，其中包含一第一靜電檢測電路，其輸出一第一靜電檢測信號；一第二靜電檢測電路，其輸出一第二靜電檢測信號；一觸發(fā)電流產生電路，其接收第一靜電檢測信號以及第二靜電檢測信號，然后輸出一觸發(fā)信號；一側面雙載子接面晶體管，其基極接收觸發(fā)信號；以及一堆疊MOS電路，當一靜電電壓高于一預設值時，那么觸發(fā)電流產生電路會輸出觸發(fā)信號，透過側面雙載子接面晶體管使堆疊MOS電路被導通，而成為一靜電放電路徑以排除靜電電壓。


圖1是顯示傳統(tǒng)堆疊NMOS電路的I-V曲線圖；圖2是顯示一傳統(tǒng)堆疊NMOS的電路圖；圖3是顯示本發(fā)明的一較佳實施例的靜電放電保護電路圖；圖4是顯示本發(fā)明另一較佳實施例的靜電放電保護電路圖；圖5是顯示本發(fā)明另一較佳實施例的靜電放電保護電路圖；圖6是顯示本發(fā)明另一較佳實施例的靜電放電保護電路圖；及圖7是顯示本發(fā)明另一較佳實施例的靜電放電保護電路圖。
具體實施例方式
本發(fā)明的一些實施例會詳細描述如下。然而，除了詳細描述外，本發(fā)明還可以廣泛地在其他的實施例中施行，且本發(fā)明的范圍不受限定，其以之后的權利要求范圍為準。
本發(fā)明揭示一種靜電放電(ESD)保護電路，可以應用于具有混合電源的集成電路內部。在這一類的集成電路中，通常具有兩個以上不同電壓的輸入端，本發(fā)明所揭示的靜電放電保護電路，其目的便是作為集成電路的各個電壓輸入端與接地端之間的一界面電路，當靜電產生時，能夠使靜電在破壞集成電路的內部元件之前，便將靜電由接地端排出。
圖3中顯示符合本發(fā)明一實施例的靜電放電保護電路，其中包含一第一靜電檢測電路10、一第二靜電檢測電路20、一觸發(fā)電流產生電路30、一側面雙載子接面晶體管LBJT(Lateral Bipolar Junction Transistor)，以及一堆疊MOS電路40。其中側面雙載子接面晶體管LBJT是堆疊MOS電路40的中的兩個NMOS，因為兩者相連的節(jié)點形成一共擴散區(qū)，因而造成的一寄生雙載子接面晶體管。堆疊MOS電路40包含一第一NMOS(本文以下稱N1)、一第二NMOS(本文以下稱N2)以及一第一電阻R1。其中N1的漏極連結第一電壓輸入端Vdd以及側面雙載子接面晶體管LBJT的集電極，N1的柵極連結第一電阻R1的第一端，N1的源極連結N2的漏極，N2的源極連結接地端Vss以及側面雙載子接面晶體管LBJT的發(fā)射極，N2的柵極連結接地端Vss，N1與N2的基底也共同連結至接地端Vss，第一電阻R1的第二端連結第二電壓輸入端Vcc。
第一靜電檢測電路10包含一第二電阻R2、一第一電容C1，以及一第二電容C2。其中第二電阻R2，其第一端連結于第一電壓輸入端Vdd，其第二端會輸出第一靜電檢測信號；第一電容C1，其第一端連結于第二電阻R2的第二端；第二電容C2，其第一端連結于第一電容C1的第二端，其第二端連結于接地端Vss。而第二靜電檢測電路20包含一第三電阻R3以及一第三電容C3。第三電阻R3其第一端連結于第二電壓輸入端Vcc，其第二端會輸出第二靜電檢測信號；第三電容C3其第一端連結于第三電阻R3的第二端，其第二端連結于接地端Vss。
觸發(fā)電流產生電路30包含一第一PMOS(本文以下稱P1)、一第二PMOS(本文以下稱P2)，以及一第三NMOS(本文以下稱N3)。P1的漏極連結于第一電壓輸入端Vdd，P1的柵極接收第一靜電檢測信號；P2的漏極連結于P1的源極，P2與P1的基底共同連結于第一電壓輸入端Vdd；N3與P2的柵極共同連結并接收第二靜電檢測信號，N3的漏極與P2的源極相連結并輸出觸發(fā)信號，N3的基底與源極共同連結于接地端Vss。
當一靜電電壓發(fā)生于第一電壓輸入端Vdd時，則此時節(jié)點A與節(jié)點B分別送出具有低電壓位準的第一靜電檢測信號以及第二靜電檢測信號，而使得P1與P2的柵極接收該低電壓位準，因此P1與P2皆成為導通狀態(tài)，然后一觸發(fā)電流經(jīng)由P1與P2所構成的路徑，作為一觸發(fā)信號而輸出到側面雙載子接面晶體管LBJT的基極(即節(jié)點C)。因此使得側面雙載子接面晶體管LBJT被導通，也就是等同于N1與N2同時都導通，所以在第一電壓輸入端Vdd與接地端Vss之間，這時N1與N2構成了一靜電放電路徑，使得前述的靜電電壓會通過此靜電放電路徑排除，因而達成保護集成電路內部元件的目的。
圖4顯示符合本發(fā)明的另一實施例。其中圖4為相似于圖3的一電路實施例，圖4的觸發(fā)電流產生電路50為兩圖間的差異之處，以下將針對觸發(fā)電流產生電路50作詳細的說明。
觸發(fā)電流產生電路50包含一第三PMOS(本文以下稱P3)、一第四PMOS(本文以下稱P4)、一第五PMOS(本文以下稱P5)、一第四NMOS(本文以下稱N4)、一第五NMOS(本文以下稱N5)，以及一第六NMOS(本文以下稱N6)。其中P3的漏極與基底、P4的基底以及P5的漏極與基底，全部連結于第一電壓輸入端Vdd；P3與P5的柵極共同連結，并接收第一靜電檢測信號；P3的源極與P4的漏極共同連結；P5的源極與N5的漏極共同連結P4、N4，以及N6的柵極共同連結并接收第二靜電檢測信號P4的源極、N4的漏極，以及N5的柵極共同連結；N5的源極與N6的漏極共同連結并輸出觸發(fā)信號；N5與N6的基底、N6的源極、N4的基底與源極則共同連結于接地端Vcc。
當一靜電電壓發(fā)生于第一電壓輸入端Vdd時，則此時節(jié)點A與節(jié)點B分別送出具有低電壓位準的第一靜電檢測信號以及第二靜電檢測信號，而使得P3、P4與P5皆成為導通狀態(tài)。P3與P4的導通構成了一路徑，使得第一電壓輸入端Vdd通過此路徑傳送一電流至節(jié)點D，而導致N5被導通。此時，P5與N5皆為導通狀態(tài)，因此一觸發(fā)電流經(jīng)由P5與N5所構成的路徑，作為一觸發(fā)信號而輸出到側面雙載子接面晶體管LBJT的基極(即節(jié)點E)。使得側面雙載子接面晶體管LBJT被導通，也就是等同于N1與N2同時都導通，所以在第一電壓輸入端Vdd與接地端Vss之間，這時N1與N2構成了一靜電放電路徑，讓前述的靜電電壓會通過此靜電放電路徑排除，因而達成保護集成電路內部元件的目的。
圖5顯示符合本發(fā)明另一實施例的靜電放電保護電路，其中包含一第一靜電檢測電路60、一第二靜電檢測電路70、一柵極驅動電路90，以及一堆疊MOS電路80。其中堆疊MOS電路80，包含一第七NMOS(本文以下稱N7)以及一第八NMOS(本文以下稱N8)，其中N7的漏極連結第一電壓輸入端Vdd，N7的柵極接收第一柵極驅動信號，N7的源極連結N8的漏極，N8的源極連結接地端Vss，N8的柵極接收第二柵極驅動信號，N7與N8的基底也共同連結至接地端Vss。
第一靜電檢測電路60包含一第四電阻R4、一第四電容C4以及一第五電容C5。第四電阻R4其第一端連結于第一電壓輸入端Vdd，其第二端會輸出第一靜電檢測信號；第四電容C4其第一端連結于第四電阻R4的第二端；第五電容C5其第一端連結于第四電容C4的第二端，其第二端連結于接地端Vss。第二靜電檢測電路70包含一第五電阻R5以及一第六電容C6。其中第五電阻R5的第一端連結于第二電壓輸入端Vcc，其第二端會輸出第二靜電檢測信號；第六電容C6，其第一端連結于第五電阻R5的第二端，其第二端連結于接地端Vss。
柵極驅動電路90包含一第六PMOS(本文以下稱P6)、一第PMOS(本文以下稱P7)、一第八PMOS(本文以下稱P8)、一第六電阻R6以及一第九NMOS(本文以下稱N9)。其中P6的漏極與基底、P8的漏極與基底，以及P7的基底共同連結于第一電壓輸入端Vdd；P6與P8的柵極共同連結并接收第一靜電檢測信號；P6的源極與P7的漏極共同連結；P7與N9的柵極，以及第六電阻R6的第一端共同連結，并接收第二靜電檢測信號；第六電阻R6的第二端與P8的源極共同連結，并輸出第一柵極驅動信號P7的源極與N9的漏極共同連結并輸出第二柵極驅動信號N9的基底與源極則共同連結至接地端Vss。
當一靜電電壓發(fā)生于第一電壓輸入端Vdd時，則此時節(jié)點F與節(jié)點G分別送出具有低電壓位準的第一靜電檢測信號以及第二靜電檢測信號，而使得P6、P8與P7皆成為導通狀態(tài)。P6與P7的導通構成了一路徑，使得第一電壓輸入端Vdd通過此路徑傳送一電流至節(jié)點I，作為第二柵極驅動信號而導致N8被導通。此外，P8的導通構成了一路徑，使得第一電壓輸入端Vdd通過此路徑傳送一電流至節(jié)點H，作為第一柵極驅動信號而導致N7被導通。此時，N7與N8皆為導通狀態(tài)，所以在第一電壓輸入端Vdd與接地端Vss之間，這時N7與N8構成了一靜電放電路徑，讓前述的靜電電壓會通過此靜電放電路徑排除，因而達成保護集成電路內部元件的目的。
圖6顯示符合本發(fā)明的另一實施例。其中圖6為相似于圖5的一電路實施例，圖6的柵極驅動電路100為兩圖間的差異之處，以下將針對此柵極驅動電路100作詳細的說明。
柵極驅動電路100包含一第九PMOS(本文以下稱P9)、一第十PMOS(本文以下稱P10)、一第十一PMOS(本文以下稱P11)、一第十二PMOS(本文以下稱P12)、一第七電阻R7、一第十NMOS(本文以下稱N10)、一第十一NMOS(本文以下稱N11)，以及一第十二NMOS(本文以下稱N12)；其中P9的漏極與基底、P10的基底、P11與P12的漏極與基底，都共同連結于第一電壓輸入端Vdd；P9、P11，以及P12的柵極都共同連結，并接收第一靜電檢測信號；P12的源極與第七電阻R7的第二端共同連結并輸出第一柵極驅動信號；第七電阻R7的第一端、P10的柵極、N10的柵極，以及N12的柵極共同連結，并接收第二靜電檢測信號；P10的源極、N10的漏極，以及N11的柵極共同連結；N11的源極與N12的漏極共同連結并輸出第二柵極驅動信號；N10的源極與基底、N12的源極與基底，以及N11的基底，都共同連結于接地端Vss；P9的源極與P10的漏極共同連結；P11的源極與N11的漏極共同連結。
當一靜電電壓發(fā)生于第一電壓輸入端Vdd時，則此時節(jié)點F與節(jié)點G分別送出具有低電壓位準的第一靜電檢測信號以及第二靜電檢測信號，而使得P9、P10、P11與P12皆成為導通狀態(tài)。P12的導通構成了一路徑，使得第一電壓輸入端Vdd通過此路徑傳送一電流至節(jié)點J，作為第一柵極驅動信號而導致N7被導通。P9與P10的導通構成了一路徑，使得第一電壓輸入端Vdd通過此路徑傳送一電流至節(jié)點K，而導致N11被導通。此時P11與N11皆導通故而構成了一路徑，使得第一電壓輸入端Vdd通過此路徑傳送一電流至節(jié)點L，作為第二柵極驅動信號而導致N8被導通。于是最后N7與N8皆為導通狀態(tài)，所以在第一電壓輸入端Vdd與接地端Vss之間，這時N7與N8構成了一靜電放電路徑，讓前述的靜電電壓會通過此靜電放電路徑排除，因而達成保護集成電路內部元件的目的。
圖7顯示符合本發(fā)明的另一實施例。其中圖7同樣為相似于圖5的一電路實施例，圖7的柵極驅動電路110為兩圖間的差異之處，以下將針對此柵極驅動電路110作詳細的說明。
柵極驅動電路110包含一第十三PMOS(本文以下稱P13)、一第十四PMOS(本文以下稱P14)、一第十五PMOS(本文以下稱P15)、一第八電阻R8、一第十三NMOS(本文以下稱N13)、一第十四NMOS(本文以下稱N14)，以及一第七電容C7。其中P13的漏極與基底、P14的基底、P15的漏極與基底，以及第八電阻R8的第一端，都共同連結于第一電壓輸入端Vdd；P13的柵極接收第一靜電檢測信號；P14與N13的柵極共同連結并接收第二靜電檢測信號；N13的基底與源極共同連結于接地端Vss；P14的源極與N13的漏極共同連結并輸出第二柵極驅動信號；P13的源極與P14的漏極共同連結；第八電阻R8的第二端、P15與N14的柵極，以及第七電容C7的第一端共同連結；N14的基底與源極，以及第七電容C7的第二端共同連結于第二電壓輸入端Vcc；P15的源極與N14的漏極共同連結并輸出第一柵極驅動信號。
當一靜電電壓發(fā)生于第一電壓輸入端Vdd時，則此時節(jié)點F與節(jié)點G分別送出具有低電壓位準的第一靜電檢測信號以及第二靜電檢測信號，而使得P13與P14皆成為導通狀態(tài)。此外，在節(jié)點M上也因為具有低電壓位準而使得P15被導通。P15的導通構成了一路徑，使得第一電壓輸入端Vdd通過此路徑傳送一電流至節(jié)點N，作為第一柵極驅動信號而讓N7被導通。P13與P14的導通構成了一路徑，使得第一電壓輸入端Vdd通過此路徑傳送一電流至節(jié)點0，作為第二柵極驅動信號而導致N8被導通。于是最后N7與N8皆為導通狀態(tài)，所以在第一電壓輸入端Vdd與接地端Vss之間，這時N7與N8構成了一靜電放電路徑，讓前述的靜電電壓會通過此靜電放電路徑排除，因而達成保護集成電路內部元件的目的。
其中位于柵極驅動電路110內的N14，是采用深層N型井(deep N well)的NMOS元件，其目的是使得N14的基底能夠和源極共同連結于第二電壓輸入端Vcc，而不必讓N14的基底連結至接地端Vss。因此可以避免N14的柵極氧化層(gate oxide)因為柵極與基底兩端電壓差值過大而造成可能的損壞。
以上所述僅為本發(fā)明的較佳實施例，并非用以限定本申請權利要求范圍；凡其它未脫離本發(fā)明所揭示的精神下所完成的等效改變或修飾，均應包含在下述的本申請權利要求范圍中。
權利要求
1.一種靜電放電保護電路，其中包含一第一靜電檢測電路，其第一端連結至一第一輸入端，其第二端連結至一接地端，其第三端輸出一第一靜電檢測信號；一第二靜電檢測電路，其第一端連結至一第二輸入端，其第二端連結至該接地端，其第三端輸出一第二靜電檢測信號；一觸發(fā)電流產生電路，其第一端連結至該第一輸入端，其第二端連結至該接地端，其第三端接收該第一靜電檢測信號，其第四端接收該第二靜電檢測信號，其第五端輸出一觸發(fā)信號；一側面雙載子接面晶體管，其基極接收該觸發(fā)信號；及一堆疊MOS電路，包含一第一NMOS、一第二NMOS以及一第一電阻，其中該第一NMOS的漏極連結該第一輸入端以及該側面雙載子接面晶體管的集電極，該第一NMOS的柵極連結該第一電阻的第一端，該第一NMOS的源極連結該第二NMOS的漏極，該第二NMOS的源極連結該接地端以及該側面雙載子接面晶體管的發(fā)射極，該第二NMOS的柵極也連結該接地端，該第一NMOS與該第二NMOS的基底也共同連結至該接地端，該第一電阻的第二端連結該第二輸入端；其中當該第一輸入端的一靜電電壓高于一預設值時，該觸發(fā)電流產生電路會輸出該觸發(fā)信號，使該堆疊MOS電路成為一靜電放電路徑以排除該靜電電壓。
2.如權利要求1所述的靜電放電保護電路，其特征在于所述的觸發(fā)電流產生電路包含一第一PMOS，該第一PMOS的漏極連結于該第一輸入端，該第一PMOS的柵極接收該第一靜電檢測信號；一第二PMOS，該第二PMOS的漏極連結于該第一PMOS的源極，該第二PMOS與該第一PMOS的基底共同連結于該第一輸入端；及一第三NMOS，該第三NMOS與該第二PMOS的柵極共同連結并接收該第二靜電檢測信號，該第三NMOS的漏極與該第二PMOS的源極相連結并輸出該觸發(fā)信號，該第三NMOS的基底與源極共同連結于該接地端。
3.如權利要求2所述的靜電放電保護電路，其特征在于所述的第一靜電檢測電路包含一第二電阻，其第一端連結于該第一輸入端，其第二端輸出該第一靜電檢測信號；一第一電容，其第一端連結于該第二電阻的該第二端；及一第二電容，其第一端連結于該第一電容的第二端，其第二端連結于該接地端。
4.如權利要求3所述的靜電放電保護電路，其特征在于所述的第二靜電檢測電路包含一第三電阻，其第一端連結于該第二輸入端，其第二端會輸出該第二靜電檢測信號；及一第三電容，其第一端連結于該第三電阻的該第二端，其第二端連結于該接地端。
5.如權利要求4所述的靜電放電保護電路，其特征在于所述的第一電容、第二電容，以及第三電容是利用金屬氧化物半導體場效應晶體管(MOSFET)所構成的電容。
6.如權利要求5所述的靜電放電保護電路，其特征在于所述的側面雙載子接面晶體管為寄生雙載子接面晶體管。
7.如權利要求1所述的靜電放電保護電路，其特征在于所述的觸發(fā)電流產生電路包含一第一PMOS、一第二PMOS、一第三PMOS、一第三NMOS、一第四NMOS，以及一第五NMOS；其特中，該第一PMOS的漏極與基底、該第二PMOS的基底以及該第三PMOS的漏極與基底，全部連結于該第一輸入端；該第一PMOS與該第三PMOS的柵極共同連結，并接收該第一靜電檢測信號；該第一PMOS的源極與該第二PMOS的漏極共同連結；該第三PMOS的源極與該第四NMOS的漏極共同連結；該第二PMOS、第三NMOS，以及第五NMOS的柵極共同連結并接收該第二靜電檢測信號；該第二PMOS的源極、該第三NMOS的漏極，以及該第四NMOS的柵極共同連結；該第四NMOS的源極與該第五NMOS的漏極共同連結并輸出該觸發(fā)信號；該第四NMOS與該第五NMOS的基底、該第五NMOS的源極、該第三NMOS的基底與源極則共同連結于該接地端。
8.如權利要求7所述的靜電放電保護電路，其特征在于所述的第一靜電檢測電路包含一第二電阻，其第一端連結于該第一輸入端，其第二端會輸出該第一靜電檢測信號；一第一電容，其第一端連結于該第二電阻的該第二端；及一第二電容，其第一端連結于該第一電容的第二端，其第二端連結于該接地端。
9.如權利要求8所述的靜電放電保護電路，其特征在于所述的第二靜電檢測電路包含一第三電阻，其第一端連結于該第二輸入端，其第二端會輸出該第二靜電檢測信號；及一第三電容，其第一端連結于該第三電阻的該第二端，其第二端連結于該接地端。
10.如權利要求9所述的靜電放電保護電路，其特征在于所述的第一電容、第二電容，以及第三電容是利用金屬氧化物半導體場效應晶體管(MOSFET)所構成的電容。
11.如權利要求10所述的靜電放電保護電路，其特征在于所述的側面雙載子接面晶體管為寄生雙載子接面晶體管。
12.一種靜電放電保護電路，其特征在于包含一第一靜電檢測電路，其第一端連結至一第一輸入端，其第二端連結至一接地端，其第三端輸出一第一靜電檢測信號；一第二靜電檢測電路，其第一端連結至一第二輸入端，其第二端連結至該接地端，其第三端輸出一第二靜電檢測信號；一柵極驅動電路，其第一端連結至該第一輸入端，其第二端連結至該接地端，其第三端接收該第一靜電檢測信號，其第四端接收該第二靜電檢測信號，其第五端輸出一第一柵極驅動信號，其第六端輸出一第二柵極驅動信號；及一堆疊MOS電路，包含一第一NMOS以及一第二NMOS，其中該第一NMOS的漏極連結該第一輸入端，該第一NMOS的柵極接收該第一柵極驅動信號，該第一NMOS的源極連結該第二NMOS的漏極，該第二NMOS的源極連結該接地端，該第二NMOS的柵極接收該第二柵極驅動信號，該第一NMOS與該第二NMOS的基底也共同連結至該接地端；其中當該第一輸入端的一靜電電壓高于一預設值時，該柵極驅動電路會輸出該第一柵極驅動信號以及該第二柵極驅動信號，使該堆疊MOS電路成為一靜電放電路徑以排除該靜電電壓。
13.如權利要求12所述的靜電放電保護電路，其特征在于所述的柵極驅動電路包含一第一PMOS、一第二PMOS、一第三PMOS、一第一電阻以及一第三NMOS；其中該第一PMOS的漏極與基底、該第三PMOS的漏極與基底，以及該第二PMOS的基底共同連結于該第一輸入端；該第一PMOS與該第三PMOS的柵極共同連結并接收該第一靜電檢測信號；該第一PMOS的源極與該第二PMOS的漏極共同連結；該第二PMOS與該第三NMOS的柵極，以及該第一電阻的第一端共同連結，并接收該第二靜電檢測信號；該第一電阻的第二端與該第三PMOS的源極共同連結，并輸出該第一柵極驅動信號；該第二PMOS的源極與該第三NMOS的漏極共同連結并輸出該第二柵極驅動信號；該第三NMOS的基底與源極則共同連結至該接地端。
14.如權利要求13所述的靜電放電保護電路，其特征在于所述的第一靜電檢測電路包含一第二電阻，其第一端連結于該第一輸入端，其第二端會輸出該第一靜電檢測信號；一第一電容，其第一端連結于該第二電阻的該第二端；及一第二電容，其第一端連結于該第一電容的第二端，其第二端連結于該接地端。
15.如權利要求14所述的靜電放電保護電路，其特征在于所述的第二靜電檢測電路包含一第三電阻，其第一端連結于該第二輸入端，其第二端會輸出該第二靜電檢測信號；及一第三電容，其第一端連結于該第三電阻的該第二端，其第二端連結于該接地端。
16.如權利要求15所述的靜電放電保護電路，其特征在于所述的第一電容、第二電容，以及第三電容是利用金屬氧化物半導體場效應晶體管(MOSFET)所構成的電容。
17.如權利要求12所述的靜電放電保護電路，其特征在于所述的柵極驅動電路包含一第一PMOS、一第二PMOS、一第三PMOS、一第四PMOS、一第一電阻、一第三NMOS、一第四NMOS，以及一第五NMOS；其中該第一PMOS的漏極與基底、該第二PMOS的基底、該第三PMOS與該第四PMOS的漏極與基底，都共同連結于該第一輸入端；該第一PMOS、第三PMOS，以及該第四PMOS的柵極都共同連結，并接收該第一靜電檢測信號；該第四PMOS的源極與該第一電阻的第二端共同連結并輸出該第一柵極驅動信號；該第一電阻的第一端、該第二PMOS的柵極、該第三NMOS的柵極，以及該第五NMOS的柵極共同連結，并接收該第二靜電檢測信號；該第二PMOS的源極、該第三NMOS的漏極，以及該第四NMOS的柵極共同連結；該第四NMOS的源極與該第五NMOS的漏極共同連結并輸出該第二柵極驅動信號；該第三NMOS的源極與基底、該第五NMOS的源極與基底，以及該第四NMOS的基底，都共同連結于該接地端；該第一PMOS的源極與該第二PMOS的漏極共同連結；該第三PMOS的源極與該第四NMOS的漏極共同連結。
18.如權利要求17所述的靜電放電保護電路，其特征在于所述的第一靜電檢測電路包含一第二電阻，其第一端連結于該第一輸入端，其第二端會輸出該第一靜電檢測信號；一第一電容，其第一端連結于該第二電阻的該第二端；及一第二電容，其第一端連結于該第一電容的第二端，其第二端連結于該接地端。
19.如權利要求18所述的靜電放電保護電路，其特征在于所述的第二靜電檢測電路包含一第三電阻，其第一端連結于該第二輸入端，其第二端會輸出該第二靜電檢測信號；及一第三電容，其第一端連結于該第三電阻的該第二端，其第二端連結于該接地端。
20.如權利要求19所述的靜電放電保護電路，其特征在于所述的第一電容、第二電容，以及第三電容是利用金屬氧化物半導體場效應晶體管(MOSFET)所構成的電容。
21.如權利要求12所述的靜電放電保護電路，其特征在于所述的柵極驅動電路包含一第一PMOS、一第二PMOS、一第三PMOS、一第一電阻、一第三NMOS、一第四NMOS，以及一第四電容；其中該第一PMOS的漏極與基底、該第二PMOS的基底、該第三PMOS的漏極與基底，以及該第一電阻的第一端，都共同連結于該第一輸入端；該第一PMOS的柵極接收該第一靜電檢測信號；該第二PMOS與該第三NMOS的柵極共同連結并接收該第二靜電檢測信號；該第三NMOS的基底與源極共同連結于該接地端；該第二PMOS的源極與該第三NMOS的漏極共同連結并輸出該第二柵極驅動信號；該第一PMOS的源極與該第二PMOS的漏極共同連結；該第一電阻的第二端、該第三PMOS與該第四NMOS的柵極，以及該第四電容的第一端共同連結；該第四NMOS的基底與源極，以及該第四電容的第二端共同連結于該第二輸入端；該第三PMOS的源極與該第四NMOS的漏極共同連結并輸出該第一柵極驅動信號。
22.如權利要求21所述的靜電放電保護電路，其特征在于所述的第一靜電檢測電路包含一第二電阻，其第一端連結于該第一輸入端，其第二端會輸出該第一靜電檢測信號；一第一電容，其第一端連結于該第二電阻的該第二端；及一第二電容，其第一端連結于該第一電容的第二端，其第二端連結于該接地端。
23.如權利要求22所述的靜電放電保護電路，其特征在于所述的第二靜電檢測電路包含一第三電阻，其第一端連結于該第二輸入端，其第二端會輸出該第二靜電檢測信號；及一第三電容，其第一端連結于該第三電阻的該第二端，其第二端連結于該接地端。
24.如權利要求23所述的靜電放電保護電路，其特征在于所述的第一電容、第二電容，以及第三電容是利用金屬氧化物半導體場效應晶體管(MOSFET)所構成的電容。
全文摘要
本發(fā)明揭示一種靜電放電保護電路，主要包含一堆疊MOS電路，一觸發(fā)電流產生電路。堆疊MOS電路的目的在于用作靜電電流的釋放路徑；而觸發(fā)電流產生電路的目的在于產生觸發(fā)信號以導通堆疊MOS電路，使堆疊MOS電路形成一釋放路徑以釋放靜電電壓。
文檔編號H05F3/04GK1964035SQ20051012501
公開日2007年5月16日 申請日期2005年11月11日 優(yōu)先權日2005年11月11日
發(fā)明者柯明道, 李健銘 申請人:矽統(tǒng)科技股份有限公司