基于fpga的lvds數(shù)字視頻傳輸接口裝置的制造方法
【技術(shù)領(lǐng)域】
[000。 本實(shí)用新型設(shè)及數(shù)字視頻傳輸技術(shù)領(lǐng)域，尤其設(shè)及一種基于FPGA(Field-Programmable Gate Array,現(xiàn)場可編程口陣列）的LVDS化OW-Voltage Differential Signaling,低電壓差分信號(hào))數(shù)字視頻傳輸接口裝置。
【背景技術(shù)】
[0002] 數(shù)字視頻接口被廣泛應(yīng)用在有圖像處理功能的FPGA忍片內(nèi)，通過數(shù)字視頻接口可 W將捕捉、處理后的視頻、圖像信號(hào)輸出至計(jì)算機(jī)，為計(jì)算機(jī)保存原始圖像、進(jìn)行算法仿真、 W及進(jìn)行試驗(yàn)記錄等后續(xù)工作提供便利。同時(shí)，數(shù)字視頻轉(zhuǎn)常用接口（如USB、網(wǎng)口等)裝置 進(jìn)一步加速了數(shù)字視頻接口的普及。
[0003] 傳統(tǒng)的數(shù)字視頻傳輸方法在速度、噪聲、功耗、成本等方面存在很大的局限性，而 LVDS信號(hào)具有高速、低成本的特性，將該LVDS信號(hào)應(yīng)用到數(shù)字視頻傳輸系統(tǒng)中，通過合理的 方案設(shè)計(jì)便能使系統(tǒng)滿足圖像數(shù)據(jù)實(shí)時(shí)、穩(wěn)定、高速傳輸?shù)囊?。LVDS技術(shù)核屯、是采用極低 的電壓擺幅高速差動(dòng)傳輸數(shù)據(jù)，可W實(shí)現(xiàn)點(diǎn)對(duì)點(diǎn)或一點(diǎn)對(duì)多點(diǎn)的連接，進(jìn)行遠(yuǎn)距離信號(hào)傳 輸。該技術(shù)是種低擺幅的通用I/O標(biāo)準(zhǔn)，其低擺幅和低電流驅(qū)動(dòng)輸出具有低功耗、低噪聲、低 誤碼率、低串?dāng)_和低福射等特點(diǎn)，可W滿足數(shù)據(jù)高速傳輸?shù)囊蟆?br>[0004] 目前，數(shù)字視頻發(fā)送和接收功能主要是由各種化annel Link收發(fā)忍片W及Camera Link數(shù)字視頻接口來完成的。其中化annel Link收發(fā)忍片將CM0S/1TL電平信號(hào)轉(zhuǎn)換成LVDS 信號(hào)，再進(jìn)行數(shù)據(jù)傳輸。常用的Channel Link收發(fā)忍片型號(hào)包括:DS90CR281/DS90CR282， DS90CR283/DS90CR284，DS90CR285/DS90CR286(A)，DS90CR287/DS90CR288(A)等。
[0005] Camera Link信號(hào)包括視頻、相機(jī)控制、串行通信S個(gè)部分，其中視頻部分是 化mera Link信號(hào)的核屯、，主要包括W下5對(duì)LVDS信號(hào)：4對(duì)數(shù)據(jù)和1對(duì)鎖相環(huán)時(shí)鐘。Camera Link的視頻部分發(fā)送端將28位的數(shù)據(jù)信號(hào)，按7:1的比例轉(zhuǎn)換成4對(duì)差分信號(hào)，1個(gè)時(shí)鐘信號(hào) 轉(zhuǎn)換成1對(duì)差分信號(hào)，接收端則將5對(duì)差分信號(hào)轉(zhuǎn)換成28位數(shù)據(jù)信號(hào)和1個(gè)時(shí)鐘信號(hào)。
[0006] 使用化annel Link收發(fā)忍片需要考慮CM0S/T化電平信號(hào)和LVDS數(shù)據(jù)的時(shí)序線序 匹配問題，在FPGA忍片發(fā)送或接收CM0S/1TL數(shù)據(jù)信號(hào)時(shí)就應(yīng)根據(jù)化annel Link收發(fā)忍片的 時(shí)序要求對(duì)所要傳輸?shù)牟⑿袛?shù)字信號(hào)進(jìn)行編碼和解碼，并對(duì)相應(yīng)信號(hào)進(jìn)行延時(shí)處理；同時(shí)， 化annel Link收發(fā)忍片需要占用一定的FPGA板上面積，增加了使用成本，降低了板卡的靈 活性和通用性。 【實(shí)用新型內(nèi)容】
[0007] 本實(shí)用新型要解決的技術(shù)問題是，提供一種基于FPGA的LVDS數(shù)字視頻傳輸接口裝 置，利用FPGA片內(nèi)資源實(shí)現(xiàn)Camera Link數(shù)字視頻的發(fā)送和接收。
[000引本實(shí)用新型采用的技術(shù)方案是，所述基于FPGA的LVDS數(shù)字視頻發(fā)送接口裝置，包 括:第一數(shù)字視頻預(yù)處理模塊、第一 LVDS視頻發(fā)送模塊和第一 LVDS標(biāo)準(zhǔn)I/O模塊，其中，
[0009]所述第一數(shù)字視頻預(yù)處理模塊對(duì)并行視頻數(shù)據(jù)信號(hào)進(jìn)行延遲和線序匹配處理W 得到符合化mera Link標(biāo)準(zhǔn)時(shí)序要求的并行數(shù)據(jù)信號(hào)，并將所述并行數(shù)據(jù)信號(hào)及相應(yīng)的時(shí) 鐘信號(hào)發(fā)送給所述第一 LVDS視頻發(fā)送模塊；
[0010] 所述第一 LVDS視頻發(fā)送模塊對(duì)所述并行數(shù)據(jù)信號(hào)進(jìn)行并串轉(zhuǎn)換得到串行數(shù)據(jù)信 號(hào)，并將所述時(shí)鐘信號(hào)和所述串行數(shù)據(jù)信號(hào)發(fā)送給所述第一 LVDS標(biāo)準(zhǔn)I/O模塊；
[0011] 所述第一 LVDS標(biāo)準(zhǔn)I/O模塊連接LVDS差分線纜，用于將所述時(shí)鐘信號(hào)和所述串行 數(shù)據(jù)信號(hào)傳輸出去。
[001 ^ 進(jìn)一步的，所述第一 LVDS視頻發(fā)送模塊調(diào)用Quartusi貨II軟件中IVkga Wizard飯 Plug-In Manager管理器提供的串行器IP核altlvds_tx來完成數(shù)據(jù)的并串轉(zhuǎn)換。
[0013] 進(jìn)一步的，所述并行數(shù)據(jù)信號(hào)為28位并行數(shù)據(jù)信號(hào)，所述時(shí)鐘信號(hào)為1位時(shí)鐘信 號(hào);所述串行數(shù)據(jù)信號(hào)為4路LVDS數(shù)據(jù)信號(hào)；
[0014] 所述第一 LVDS標(biāo)準(zhǔn)I/O模塊連接5路LVDS差分線纜，其中，4路LVDS差分線用于傳輸 4路LVDS數(shù)據(jù)信號(hào)，剩下的1路LVDS差分線用于傳輸1位時(shí)鐘信號(hào)。
[0015] 本實(shí)用新型還提供一種基于FPGA的LVDS數(shù)字視頻接收接口裝置，包括:第二LVDS 標(biāo)準(zhǔn)I/O模塊、第二LVDS視頻接收模塊和第二數(shù)字視頻預(yù)處理模塊，其中，
[0016] 所述第二LVDS標(biāo)準(zhǔn)I/O模塊連接LVDS差分線纜，用于接收符合Camera Link標(biāo)準(zhǔn)時(shí) 序要求的串行LVDS數(shù)據(jù)信號(hào)和相應(yīng)的時(shí)鐘信號(hào)；
[0017] 所述第二LVDS視頻接收模塊對(duì)所述LVDS數(shù)據(jù)信號(hào)進(jìn)行串并轉(zhuǎn)換得到并行數(shù)據(jù)信 號(hào)，并將所述時(shí)鐘信號(hào)和所述并行數(shù)據(jù)信號(hào)發(fā)送給所述第二數(shù)字視頻預(yù)處理模塊；
[0018] 所述第二數(shù)字視頻預(yù)處理模塊對(duì)并行數(shù)據(jù)信號(hào)進(jìn)行延遲和線序匹配處理W得到 符合FPGA忍片上其他數(shù)字視頻處理模塊的時(shí)序要求的并行數(shù)據(jù)信號(hào)。
[0019] 進(jìn)一步的，所述第二LVDS視頻接收模塊調(diào)用Quamas觸II軟件中M錯(cuò)巧艇泌d鑽 Plug-In Manager管理器提供的解串器IP核altlvds_;rx來完成數(shù)據(jù)的串并轉(zhuǎn)換。
[0020] 進(jìn)一步的，所述LVDS數(shù)據(jù)信號(hào)為4路LVDS數(shù)據(jù)信號(hào);所述時(shí)鐘信號(hào)為1位時(shí)鐘信號(hào)； [0021 ]所述第二LVDS標(biāo)準(zhǔn)I/O模塊連接5路LVDS差分線纜，其中，4路LVDS差分線用于接收 4路LVDS數(shù)據(jù)信號(hào)，剩下的1路LVDS差分線用于接收1位時(shí)鐘信號(hào)；
[0022] 所述并行數(shù)據(jù)信號(hào)為28位并行數(shù)據(jù)信號(hào)。
[0023] 本實(shí)用新型還提供一種基于FPGA的LVDS數(shù)字視頻傳輸接口裝置，包括:上述LVDS 數(shù)字視頻發(fā)送接口裝置，和/或，上述LVDS數(shù)字視頻接收接口裝置。
[0024] 采用上述技術(shù)方案，本實(shí)用新型至少具有下列優(yōu)點(diǎn)：
[0025] 本實(shí)用新型所述基于FPGA的LVDS數(shù)字視頻傳輸接口裝置，在FPGA忍片內(nèi)配置數(shù)字 視頻發(fā)送/接收接口，故采用了一種工程上更加簡潔的方式解決了Camera Link標(biāo)準(zhǔn)的數(shù)字 視頻信號(hào)的發(fā)送接收問題。本實(shí)用新型使FPGA系統(tǒng)的數(shù)字視頻傳輸滿足圖像數(shù)據(jù)實(shí)時(shí)、穩(wěn) 定、高速傳輸?shù)囊?，為視頻的傳輸途徑提供了很好的解決方案。
【附圖說明】
[00%]圖1為本實(shí)用新型第一實(shí)施例的基于FPGA的LVDS數(shù)字視頻發(fā)送接口裝置組成結(jié)構(gòu) 不意圖；
[0027]圖2為本實(shí)用新型第二實(shí)施例的基于FPGA的LVDS數(shù)字視頻接收接口裝置組成結(jié)構(gòu) 示意圖。
【具體實(shí)施方式】
[0028]為更進(jìn)一步闡述本實(shí)用新型為達(dá)成預(yù)定目的所采取的技術(shù)手段及功效，W下結(jié)合 附圖及較佳實(shí)施例，對(duì)本實(shí)用新型進(jìn)行詳細(xì)說明如后。
[00巧]隨著FPGA忍片技術(shù)的發(fā)展，F(xiàn)PGA忍片的I/O管腳已經(jīng)可W配置成LVDS標(biāo)準(zhǔn)1/0,即 由FPGA實(shí)現(xiàn)LVDS標(biāo)準(zhǔn)的數(shù)據(jù)發(fā)送和接收，配合標(biāo)準(zhǔn)LVDS發(fā)送和接收IP核模塊，使得本實(shí)用 新型實(shí)施例利用FPGA片內(nèi)資源實(shí)現(xiàn)普通數(shù)字視頻和Camera Link數(shù)字視頻的發(fā)送和接收成 為可能。
[0030]本實(shí)用新型實(shí)施例的數(shù)字視頻傳輸裝置的實(shí)現(xiàn)原理是：由FPGA實(shí)現(xiàn)LVDS標(biāo)準(zhǔn)的數(shù) 據(jù)發(fā)送和接收，配合標(biāo)準(zhǔn)LVDS發(fā)送/接收IP核模塊，將FPGA忍片的I/O管腳配置成LVDS標(biāo)準(zhǔn)， 進(jìn)行數(shù)字視頻信號(hào)的發(fā)送和接收。該視頻發(fā)送接收裝置由LVDS數(shù)字視頻發(fā)送裝置和LVDS數(shù) 字視頻接收裝置組成，分別完成LVDS數(shù)字視頻發(fā)送和LVDS數(shù)字視頻接收功能。
[0031 ]本實(shí)用新型第一實(shí)施例，一種基于FPGA的LVDS數(shù)字視頻發(fā)送接口裝置，如圖1所 示，包括:位于FPGA忍片上的第一數(shù)