消除單路數(shù)字視頻信號解碼干擾的方法
【專利摘要】本發(fā)明公開了一種消除單路數(shù)字視頻信號解碼干擾的方法，該方法包括：采用現(xiàn)場可編程門陣列輸出固定壓差的過渡調(diào)制差分信號至數(shù)字視頻解碼芯片的D1通道和數(shù)字視頻解碼芯片的D2通道。該消除單路數(shù)字視頻信號解碼干擾的方法克服了解碼芯片不能正常工作，在解碼的過程中會輸出干擾信號的問題，實現(xiàn)了單通道的DVI能夠可靠的傳輸視頻數(shù)據(jù)的目的。
【專利說明】
消除單路數(shù)字視頻信號解碼干擾的方法
技術領域
[0001]本發(fā)明涉及數(shù)字視頻信號干擾消除領域，具體地，涉及消除單路數(shù)字視頻信號解碼干擾的方法。
【背景技術】
[0002]DVI接口的標準是1999年由Silicon Image、Intel等公司共同組成數(shù)字顯工作組DDWG推出數(shù)字顯示接口。DVI采用的是最小化傳輸差分信號(TMDS)作為電氣連接。DVI以其傳輸速度快(高達約8GBPS)，特別適合傳輸無壓縮、高清晰度視頻信號。
[0003 ] DVI的數(shù)據(jù)鏈路的每個鏈路的發(fā)送器中包含三個完全相同的編碼器，對應三組RGB數(shù)字視頻信號，每個編碼器驅(qū)動一條串行TMDS通道。輸入到每個編碼器的數(shù)據(jù)包括Sbit像素數(shù)據(jù)和2bit控制信號。其中O通道對應的是B信息，I通道對應的是G信息，2通道對應的是R信息。在數(shù)據(jù)使能信號DE的控制下，編碼器在任何合法時鐘驅(qū)動下，分別將像素數(shù)據(jù)和控制數(shù)據(jù)編碼，并由發(fā)送器將編碼后的碼元串行發(fā)送至TMDS鏈路上。
[0004]隨著機載平顯、頭顯的數(shù)字化的進程，多款新型號機型上已經(jīng)采用DVI信號作為平顯、頭顯的視頻數(shù)據(jù)傳輸方式。我們知道機載平顯、頭顯顯示的畫面是單色的，也即常規(guī)的DVI信號傳輸?shù)臄?shù)據(jù)只有一路是有用的，其他兩路是無用信號。多余通道必然造成了傳輸通道的浪費，同時也增加了連接器接口的大小，這對于像頭顯這種微型顯示來說尤為如此。所以在此類環(huán)境下的DVI信號常采用單通道方式傳輸，即一路數(shù)據(jù)加一路時鐘的方式。
[0005]在接收端常采用專用的DVI解碼芯片對輸入的視頻信號進行解碼，得到RGB數(shù)字視頻信號。較常用的DVI解碼芯片有Silicon Image公司的Sill 161和TI的TFP401A，這些芯片要求在三路數(shù)據(jù)鏈路同時連接，否則解碼芯片不能正常工作，在解碼的過程中會輸出干擾信號。為了使單通道的DVI能夠可靠的傳輸視頻數(shù)據(jù)，就需要研究出一種能消除單路DVI信號解碼干擾的方法。

【發(fā)明內(nèi)容】

[0006]本發(fā)明的目的是提供一種消除單路數(shù)字視頻信號解碼干擾的方法，該消除單路數(shù)字視頻信號解碼干擾的方法克服了解碼芯片不能正常工作，在解碼的過程中會輸出干擾信號的問題，實現(xiàn)了單通道的DVI能夠可靠的傳輸視頻數(shù)據(jù)。
[0007]為了實現(xiàn)上述目的，本發(fā)明提供了一種消除單路數(shù)字視頻信號解碼干擾的方法，該方法包括:采用現(xiàn)場可編程門陣列輸出固定壓差的過渡調(diào)制差分信號至數(shù)字視頻解碼芯片的Dl通道和數(shù)字視頻解碼芯片的D2通道。
[0008]優(yōu)選地，將所述數(shù)字視頻解碼芯片的Dl差分對通道和數(shù)字視頻解碼芯片的D2差分對通道分別連接于所述現(xiàn)場可編程門陣列的NlO腳、Pll腳、T12腳和V12腳。
[0009]優(yōu)選地，將所述數(shù)字視頻解碼芯片的Dl差分對通道和數(shù)字視頻解碼芯片的D2差分對通道分別連接于所述現(xiàn)場可編程門陣列的具有差分輸出功能的管腳上。
[0010]優(yōu)選地，所述數(shù)字視頻解碼芯片的pin93端口、pin94端口、pin90端口和pin91端口分別連接于正時鐘信號、負時鐘信號、正DO信號和負DO信號。
[0011]優(yōu)選地，將數(shù)字視頻解碼芯片的初始電平設為高電平I。
[0012]優(yōu)選地，采用型號為Xilinx的spartan6系列現(xiàn)場可編程門陣列輸出固定壓差的過渡調(diào)制差分信號至數(shù)字視頻解碼芯片的Dl通道和數(shù)字視頻解碼芯片的D2通道。
[0013]優(yōu)選地，所述現(xiàn)場可編程門陣列采用Xilinx提供的ISE開發(fā)環(huán)境，并調(diào)用差分輸出緩沖器。
[0014]通過上述的實施方式，本發(fā)明采用FPGA輸出的固定壓差的TMDS差分信號提供給DVI解碼芯片的Dl和D2通道，讓這兩個通道有固定的偏置電壓，從而消除DVI解碼芯片的干擾。
[0015]本發(fā)明的其他特征和優(yōu)點將在隨后的【具體實施方式】部分予以詳細說明。
【附圖說明】
[0016]附圖是用來提供對本發(fā)明的進一步理解，并且構成說明書的一部分，與下面的【具體實施方式】一起用于解釋本發(fā)明，但并不構成對本發(fā)明的限制。在附圖中:
[0017]圖1是說明本發(fā)明的一種消除單路數(shù)字視頻信號解碼干擾的方法的電氣連接圖；
[0018]圖2是說明本發(fā)明的一種消除單路數(shù)字視頻信號解碼干擾的方法的解碼芯片電路連接圖；
[0019]圖3說明本發(fā)明的一種消除單路數(shù)字視頻信號解碼干擾的方法的FPGA電路連接圖。
【具體實施方式】
[0020]以下結(jié)合附圖對本發(fā)明的【具體實施方式】進行詳細說明。應當理解的是，此處所描述的【具體實施方式】僅用于說明和解釋本發(fā)明，并不用于限制本發(fā)明。
[0021]本發(fā)明提供一種消除單路數(shù)字視頻信號解碼干擾的方法，該方法包括:采用現(xiàn)場可編程門陣列輸出固定壓差的過渡調(diào)制差分信號至數(shù)字視頻解碼芯片的Dl通道和數(shù)字視頻解碼芯片的D2通道。
[0022]通過上述的實施方式，本發(fā)明的消除單路數(shù)字視頻信號解碼干擾的方法不增加硬件復雜度和物料成本，僅僅在PCB上增加兩對差分線；使用FPGA的內(nèi)部資源少，僅僅兩個OBUFDS，不會增加FPGA負擔。
[0023]以下結(jié)合附圖1、附圖2和附圖3對本發(fā)明進行進一步的說明，在本發(fā)明中，為了提高本發(fā)明的適用范圍，特別使用下述的【具體實施方式】來實現(xiàn)。
[0024]在本發(fā)明的一種【具體實施方式】中，將所述數(shù)字視頻解碼芯片的Dl差分對通道和數(shù)字視頻解碼芯片的D2差分對通道分別連接于所述現(xiàn)場可編程門陣列的NlO腳、PU腳、T12腳和Vl 2腳。
[0025]在本發(fā)明的一種【具體實施方式】中，將所述數(shù)字視頻解碼芯片的Dl差分對通道和數(shù)字視頻解碼芯片的D2差分對通道分別連接于所述現(xiàn)場可編程門陣列的具有差分輸出功能的管腳上。即BANK0/BANK1上的具有差分輸出功能的管腳上。
[0026]通過上述的實施方式，由于此系列的FPGA盡在bankO和bank2支持TMDS信號輸出，所以選擇的管腳位于bank2上。這樣就完成了解碼電路的硬件連接，但是在正常工作時，還需要FPGA有正確的電平輸出，所以需要FPGA的內(nèi)部程序控制。
[0027]在本發(fā)明的一種【具體實施方式】中，所述數(shù)字視頻解碼芯片的Pin93端口、pin94端口、pin90端口和pin91端口分別連接于正時鐘信號、負時鐘信號、正DO信號和負DO信號。
[0028]通過上述的【具體實施方式】，實現(xiàn)了啟動信號和數(shù)字信號的傳輸。通過上述的【具體實施方式】，實現(xiàn)了在解碼芯片端將數(shù)字視頻信號清晰地解碼出來，消除了干擾。
[0029]在本發(fā)明的一種【具體實施方式】中，為了減少電路功耗以及電磁干擾，將數(shù)字視頻解碼芯片的初始電平設為高電平I。
[°03°]在本發(fā)明的一種【具體實施方式】中，采用型號為Xilinx的spartan6系列現(xiàn)場可編程門陣列輸出固定壓差的過渡調(diào)制差分信號至數(shù)字視頻解碼芯片的Dl通道和數(shù)字視頻解碼芯片的D2通道。本發(fā)明的裝置移植方便，在常見的FPGA平臺上都能實現(xiàn)，如Xilinx，Altera，Lattice等
[0031]在本發(fā)明的一種【具體實施方式】中，所述現(xiàn)場可編程門陣列采用Xilinx提供的ISE開發(fā)環(huán)境，并調(diào)用差分輸出緩沖器。
[0032]以上結(jié)合附圖詳細描述了本發(fā)明的優(yōu)選實施方式，但是，本發(fā)明并不限于上述實施方式中的具體細節(jié)，在本發(fā)明的技術構思范圍內(nèi)，可以對本發(fā)明的技術方案進行多種簡單變型，這些簡單變型均屬于本發(fā)明的保護范圍。
[0033]另外需要說明的是，在上述【具體實施方式】中所描述的各個具體技術特征，在不矛盾的情況下，可以通過任何合適的方式進行組合，為了避免不必要的重復，本發(fā)明對各種可能的組合方式不再另行說明。
[0034]此外，本發(fā)明的各種不同的實施方式之間也可以進行任意組合，只要其不違背本發(fā)明的思想，其同樣應當視為本發(fā)明所公開的內(nèi)容。
【主權項】
1.一種消除單路數(shù)字視頻信號解碼干擾的方法，其特征在于，該方法包括:采用現(xiàn)場可編程門陣列輸出固定壓差的過渡調(diào)制差分信號至數(shù)字視頻解碼芯片的Dl通道和數(shù)字視頻解碼芯片的D2通道。2.根據(jù)權利要求1所述的消除單路DVI信號解碼干擾的方法，其特征在于，將所述數(shù)字視頻解碼芯片的Dl差分對通道和數(shù)字視頻解碼芯片的D2差分對通道分別連接于所述現(xiàn)場可編程門陣列的NI O腳、Pl I腳、Tl 2腳和Vl 2腳。3.根據(jù)權利要求2所述的消除單路DVI信號解碼干擾的方法，其特征在于，將所述數(shù)字視頻解碼芯片的Dl差分對通道和數(shù)字視頻解碼芯片的D2差分對通道分別連接于所述現(xiàn)場可編程門陣列的具有差分輸出功能的管腳上。4.根據(jù)權利要求1所述的消除單路DVI信號解碼干擾的方法，其特征在于，所述數(shù)字視頻解碼芯片的pin93端口、pin94端口、pin90端口和pin91端口分別連接于正時鐘信號、負時鐘信號、正DO信號和負DO信號。5.根據(jù)權利要求1所述的消除單路DVI信號解碼干擾的方法，其特征在于，將數(shù)字視頻解碼芯片的初始電平設為高電平I。6.根據(jù)權利要求1所述的消除單路DVI信號解碼干擾的方法，其特征在于，采用型號為Xilinx的spartan6系列現(xiàn)場可編程門陣列輸出固定壓差的過渡調(diào)制差分信號至數(shù)字視頻解碼芯片的Dl通道和數(shù)字視頻解碼芯片的D2通道。7.根據(jù)權利要求1所述的消除單路DVI信號解碼干擾的方法，其特征在于，所述現(xiàn)場可編程門陣列采用Xilinx提供的ISE開發(fā)環(huán)境，并調(diào)用差分輸出緩沖器。
【文檔編號】G09G5/00GK105847824SQ201610325832
【公開日】2016年8月10日
【申請日】2016年5月17日
【發(fā)明人】陳文明, 劉波, 向艷, 袁燁, 謝飛霞
【申請人】中航華東光電有限公司