一種基于重排序算法的交換設(shè)備的制造方法
【專利摘要】本發(fā)明公開了一種基于重排序算法的交換設(shè)備，能夠簡(jiǎn)化交換設(shè)計(jì)，實(shí)現(xiàn)端口數(shù)的增加，并且不會(huì)給后端帶來麻煩。本發(fā)明實(shí)施例交換設(shè)備包括：處理器、輸入緩存、輸出緩存和Banyan交換架構(gòu)；處理器用于通過預(yù)置的重排序算法將原始交換配表轉(zhuǎn)換為無擁塞的交換配表以及調(diào)序配表；輸入緩存用于保存來自輸入端口的第一周期數(shù)據(jù)；處理器還用于通過無擁塞的交換配表對(duì)輸入緩存保存的第一整周期數(shù)據(jù)中的數(shù)據(jù)進(jìn)行數(shù)據(jù)交換，得到第二整周期數(shù)據(jù)；Banyan交換架構(gòu)用于對(duì)第二整周期數(shù)據(jù)進(jìn)行數(shù)據(jù)同步交換；輸出緩存用于保存經(jīng)數(shù)據(jù)同步交換后的第二整周期數(shù)據(jù)；處理器還用于通過調(diào)序配表調(diào)整輸出緩存保存的經(jīng)數(shù)據(jù)同步交換后的第二周期數(shù)據(jù)中數(shù)據(jù)的位序，得到第三周期數(shù)據(jù)。
【專利說明】
一種基于重排序算法的交換設(shè)備
技術(shù)領(lǐng)域
[0001]本發(fā)明涉及通信技術(shù)領(lǐng)域，尤其涉及一種基于重排序算法的交換設(shè)備。
【背景技術(shù)】
[0002]公共開放無線接口(英文全稱:Common Public Rad1 Interface，英文縮寫:CPRI)規(guī)范是針對(duì)射頻模塊控制(英文全稱:Rad1 Equipment Control，英文縮寫:REC)單元和射頻模塊(英文全稱:Rad1 Equipment，英文縮寫:RE)之間的接口，該接口屬于內(nèi)部接口，使用在物理層和數(shù)據(jù)鏈路層。為了便于理解CPRI，可以將CPRI抽象為周期性數(shù)據(jù)通道，如圖1所示，圖1為CPRI周期為6的數(shù)據(jù)通道，即每個(gè)CPRI周期有6個(gè)數(shù)據(jù)，在實(shí)際應(yīng)用中，10G的CPRI周期為128，20GCPRI周期為320。類似于以太網(wǎng)交換，CPRI交換是由CPRI組成的通信網(wǎng)絡(luò)拓?fù)渲兄匾慕M成部分。為了在實(shí)際應(yīng)用中完成由CPRI組成的通信網(wǎng)絡(luò)拓?fù)?，需要?shí)現(xiàn)CPRI交換。
[0003]現(xiàn)有方案為:直接按照交換關(guān)系配表進(jìn)行交換。
[0004]現(xiàn)有方案直接按照交換關(guān)系配表進(jìn)行交換，由于交換關(guān)系配表是任意的，需要考慮同一時(shí)刻一個(gè)輸入端口向所有的輸出端口分發(fā)數(shù)據(jù)的情況，在這種情況下，現(xiàn)有方案CPRI交換架構(gòu)設(shè)計(jì)復(fù)雜，端口數(shù)受到限制，后端不可實(shí)現(xiàn)。

【發(fā)明內(nèi)容】

[0005]本發(fā)明實(shí)施例提供了一種基于重排序算法的交換設(shè)備，能夠簡(jiǎn)化交換設(shè)計(jì)，實(shí)現(xiàn)端口數(shù)的增加，并且不會(huì)給后端帶來麻煩。
[0006]本發(fā)明第一方面提供了一種基于重排序算法的交換設(shè)備，包括:
[0007]處理器、輸入緩存、輸出緩存和Banyan交換架構(gòu)；
[0008]處理器用于通過預(yù)置的重排序算法將原始交換配表轉(zhuǎn)換為無擁塞的交換配表以及調(diào)序配表；
[0009]輸入緩存用于保存來自輸入端口的第一周期數(shù)據(jù)；
[0010]處理器還用于通過無擁塞的交換配表對(duì)輸入緩存保存的第一周期數(shù)據(jù)中的數(shù)據(jù)進(jìn)行數(shù)據(jù)交換，得到第二周期數(shù)據(jù)；
[0011 ] Banyan交換架構(gòu)用于對(duì)第二周期數(shù)據(jù)進(jìn)行數(shù)據(jù)同步交換；
[0012]輸出緩存用于保存經(jīng)數(shù)據(jù)同步交換后的第二周期數(shù)據(jù)；
[0013]處理器還用于通過調(diào)序配表調(diào)整輸出緩存保存的經(jīng)數(shù)據(jù)同步交換后的第二周期數(shù)據(jù)中數(shù)據(jù)的位序，得到第三周期數(shù)據(jù)。
[0014]可選地，無擁塞交換配表滿足:該表格的每一列里不會(huì)有超過一個(gè)來自同一輸入端口(一個(gè)端口對(duì)應(yīng)一行)的數(shù)據(jù)。目的是保證同一列輸出端口不會(huì)有重復(fù)某個(gè)輸入端口的數(shù)據(jù)，對(duì)于交換而言，這就是無擁塞。
[0015]可選地，某一行的多個(gè)數(shù)據(jù)具體可以只在當(dāng)前行內(nèi)調(diào)序。
[0016]可選地，上述第一周期數(shù)據(jù)指的是一個(gè)周期內(nèi)的數(shù)據(jù)或多個(gè)周期內(nèi)的數(shù)據(jù)。
[0017]顯然，將原始交換配表轉(zhuǎn)換為無擁塞的交換配表以及調(diào)序配表，通過無擁塞的交換配表可以引用Banyan交換架構(gòu)，以簡(jiǎn)化交換設(shè)計(jì)，實(shí)現(xiàn)端口數(shù)的增加，并且不會(huì)給后端帶來麻煩，最后通過調(diào)序配表完成數(shù)據(jù)的交換。
[0018]結(jié)合本發(fā)明第一方面，本發(fā)明第一方面的第一實(shí)施方式包括:
[0019]交換設(shè)備還包括存儲(chǔ)器，該存儲(chǔ)器用于存儲(chǔ)處理器的驅(qū)動(dòng)程序；
[0020]處理器用于在驅(qū)動(dòng)程序的驅(qū)動(dòng)下通過驅(qū)動(dòng)程序內(nèi)預(yù)置的重排序算法將原始交換配表轉(zhuǎn)換為無擁塞的交換配表以及調(diào)序配表。
[0021]結(jié)合本發(fā)明第一方面的第一實(shí)施方式，本發(fā)明第一方面的第二實(shí)施方式包括:
[0022]處理器包括中央處理器CPU或數(shù)字信號(hào)處理器DSP。
[0023]結(jié)合本發(fā)明第一方面，本發(fā)明第一方面的第三實(shí)施方式包括:
[0024]處理器包括邏輯門電路，重排序算法被以邏輯門電路的形式預(yù)置于處理器內(nèi)。
[0025]結(jié)合本發(fā)明第一方面、本發(fā)明第一方面的第一實(shí)施方式、本發(fā)明第一方面的第二實(shí)施方式、本發(fā)明第一方面的第三實(shí)施方式、本發(fā)明第一方面的第四實(shí)施方式包括:
[0026]輸入緩存包括輸入乒乓緩存，輸出緩存包括輸出乒乓緩存。
[0027]結(jié)合本發(fā)明第一方面、本發(fā)明第一方面的第一實(shí)施方式、本發(fā)明第一方面的第二實(shí)施方式、本發(fā)明第一方面的第三實(shí)施方式、本發(fā)明第一方面的第四實(shí)施方式、本發(fā)明第一方面的第五實(shí)施方式包括:
[0028]Banyan交換架構(gòu)遵循公共開放無線接口 CPRI規(guī)范。
[0029]結(jié)合本發(fā)明第一方面、本發(fā)明第一方面的第一實(shí)施方式、本發(fā)明第一方面的第二實(shí)施方式、本發(fā)明第一方面的第三實(shí)施方式、本發(fā)明第一方面的第四實(shí)施方式、本發(fā)明第一方面的第五實(shí)施方式、本發(fā)明第一方面的第六實(shí)施方式包括:
[0030]交換設(shè)備包括M個(gè)輸入端口和M個(gè)輸出端口，每個(gè)輸入端口的輸入周期數(shù)據(jù)包含N個(gè)數(shù)據(jù)，每個(gè)輸出端口的輸出周期數(shù)據(jù)包含N個(gè)數(shù)據(jù)；
[0031 ]第一周期數(shù)據(jù)包含M X N個(gè)數(shù)據(jù)，所述第二周期數(shù)據(jù)包含M X N個(gè)數(shù)據(jù)，所述第三周期數(shù)據(jù)包含MXN個(gè)數(shù)據(jù)，M和N為大于I的整數(shù)。
[0032]結(jié)合本發(fā)明第一方面的第六實(shí)施方式，本發(fā)明第一方面的第七實(shí)施方式包括:
[0033]第一周期數(shù)據(jù)通過第一數(shù)據(jù)表格來表示，每個(gè)輸入端口的輸入周期數(shù)據(jù)在所述第一數(shù)據(jù)表格中單獨(dú)占用一行，所述第一數(shù)據(jù)表格的每一行中包含N個(gè)單元格(每個(gè)單元格對(duì)應(yīng)一列)，所述每個(gè)輸入端口的輸入周期數(shù)據(jù)中的每個(gè)數(shù)據(jù)按照預(yù)設(shè)順序占用一個(gè)單元格；所述第二周期數(shù)據(jù)通過第二數(shù)據(jù)表格來表示，所述第二數(shù)據(jù)表格中的每一列數(shù)據(jù)中不存在兩個(gè)以上來自同一輸入端口的數(shù)據(jù);所述第三周期數(shù)據(jù)通過第三數(shù)據(jù)表格來表示。
[0034]可選地，某一行的多個(gè)單元格的數(shù)據(jù)具體可以只在當(dāng)前行內(nèi)調(diào)序。
[0035]結(jié)合本發(fā)明第一方面的第六實(shí)施方式，本發(fā)明第一方面的第八實(shí)施方式包括:
[0036]第三周期數(shù)據(jù)通過M個(gè)輸出端口輸出。
[0037]結(jié)合本發(fā)明第一方面的第八實(shí)施方式，本發(fā)明第一方面的第九實(shí)施方式包括:
[0038]處理器具體用于控制輸入緩存的輸出順序以通過無擁塞的交換配表對(duì)第一周期數(shù)據(jù)中的數(shù)據(jù)進(jìn)行數(shù)據(jù)交換，以及控制輸出緩存的輸出順序以通過調(diào)序配表調(diào)整經(jīng)數(shù)據(jù)同步交換后的第二周期數(shù)據(jù)中數(shù)據(jù)的位序。
[0039]從以上技術(shù)方案可以看出，本發(fā)明實(shí)施例具有以下優(yōu)點(diǎn):將原始交換配表轉(zhuǎn)換為無擁塞的交換配表以及調(diào)序配表，通過無擁塞的交換配表可以引用Banyan交換架構(gòu)，以簡(jiǎn)化交換設(shè)計(jì)，實(shí)現(xiàn)端口數(shù)的增加，并且不會(huì)給后端帶來麻煩，最后通過調(diào)序配表完成數(shù)據(jù)的交換。
【附圖說明】
[0040]為了更清楚地說明本發(fā)明實(shí)施例的技術(shù)方案，下面將對(duì)實(shí)施例描述中所需要使用的附圖作簡(jiǎn)單地介紹，顯而易見地，下面描述中的附圖僅僅是本發(fā)明的一些實(shí)施例，對(duì)于本領(lǐng)域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動(dòng)性的前提下，還可以根據(jù)這些附圖獲得其他的附圖。
[0041 ]圖1為本發(fā)明實(shí)施例中CPRI的周期性示意圖；
[0042]圖2為本發(fā)明實(shí)施例REC和RE的架構(gòu)圖；
[0043]圖3為本發(fā)明實(shí)施例基于重排序算法的交換設(shè)備的示意圖；
[0044]圖4為本發(fā)明實(shí)施例輸入周期數(shù)據(jù)按照原始交換配表進(jìn)行交換的示意圖；
[0045]圖5為本發(fā)明實(shí)施例原始交換配表轉(zhuǎn)換為無擁塞的交換配表以及調(diào)序配表的示意圖；
[0046]圖6為本發(fā)明實(shí)施例行內(nèi)數(shù)據(jù)調(diào)整示意圖；
[0047]圖7為本發(fā)明實(shí)施例行內(nèi)數(shù)據(jù)反調(diào)整示意圖；
[0048]圖8為本發(fā)明實(shí)施例基于重排序算法的交換設(shè)備的另一個(gè)示意圖。
【具體實(shí)施方式】
[0049]本發(fā)明實(shí)施例提供了一種基于重排序算法的交換設(shè)備，能夠簡(jiǎn)化交換設(shè)計(jì)，實(shí)現(xiàn)端口數(shù)的增加，并且不會(huì)給后端帶來麻煩。
[0050]為了使本技術(shù)領(lǐng)域的人員更好地理解本發(fā)明方案，下面將結(jié)合本發(fā)明實(shí)施例中的附圖，對(duì)本發(fā)明實(shí)施例中的技術(shù)方案進(jìn)行清楚、完整地描述，顯然，所描述的實(shí)施例僅僅是本發(fā)明一部分的實(shí)施例，而不是全部的實(shí)施例?；诒景l(fā)明中的實(shí)施例，本領(lǐng)域普通技術(shù)人員在沒有做出創(chuàng)造性勞動(dòng)前提下所獲得的所有其他實(shí)施例，都應(yīng)當(dāng)屬于本發(fā)明保護(hù)的范圍。
[0051]本發(fā)明的說明書和權(quán)利要求書及上述附圖中的術(shù)語(yǔ)“第一”、“第二”、“第三”“第四”等(如果存在)是用于區(qū)別類似的對(duì)象，而不必用于描述特定的順序或先后次序。應(yīng)該理解這樣使用的數(shù)據(jù)在適當(dāng)情況下可以互換，以便這里描述的實(shí)施例能夠以除了在這里圖示或描述的內(nèi)容以外的順序?qū)嵤?。此外，術(shù)語(yǔ)“包括”和“具有”以及他們的任何變形，意圖在于覆蓋不排他的包含，例如，包含了一系列步驟或單元的過程、方法、系統(tǒng)、產(chǎn)品或設(shè)備不必限于清楚地列出的那些步驟或單元，而是可包括沒有清楚地列出的或?qū)τ谶@些過程、方法、產(chǎn)品或設(shè)備固有的其它步驟或單元。
[0052]在本發(fā)明實(shí)施例中，CPRI是針對(duì)REC和RE之間的接口，該接口屬于內(nèi)部接口，使用在物理層和數(shù)據(jù)鏈路層。REC和RE的架構(gòu)圖如圖2所示，其中，圖2中的R為承載傳輸網(wǎng)絡(luò)中的傳輸設(shè)備，可以包括交換設(shè)備，遵循CPRI規(guī)范，在圖2中，REC集中放置在REC集中放置區(qū)，RE通過承載傳輸網(wǎng)實(shí)現(xiàn)距離拉遠(yuǎn)，通過REC集中放置能夠顯著降低無線建設(shè)和維護(hù)成本，且REC和RE之間傳輸數(shù)據(jù)通過傳輸網(wǎng)絡(luò)承載，也可以降低傳輸通路鋪設(shè)成本。
[0053]下面將結(jié)合具體實(shí)施例和附圖對(duì)本發(fā)明實(shí)施例中基于重排序算法的交換設(shè)備進(jìn)行說明。
[0054]本發(fā)明實(shí)施例提供了一種基于重排序算法的交換設(shè)備，可以是圖2中的R，如圖3所示，該交換設(shè)備包括:處理器11、輸入緩存12、輸出緩存13和Banyan交換架構(gòu)14;
[0055]處理器11用于通過預(yù)置的重排序算法將原始交換配表轉(zhuǎn)換為無擁塞的交換配表以及調(diào)序配表;該重排序算法可以是基于軟件或硬件(邏輯門電路)實(shí)現(xiàn)，其用于驅(qū)動(dòng)所述處理器11將實(shí)現(xiàn)交換所需的原始交換配表轉(zhuǎn)換為無擁塞的交換配表以及調(diào)序配表。經(jīng)過所述無擁塞的交換配表的交換以及進(jìn)一步經(jīng)過調(diào)序配表的交換等價(jià)于經(jīng)過原始交換配表的交換。因此調(diào)序配表相當(dāng)于是對(duì)在無擁塞的交換配表的基礎(chǔ)上進(jìn)行逆轉(zhuǎn)換以得到原始交換配表。
[0056]需要說明的是，按照現(xiàn)有技術(shù)，通過原始交換配表對(duì)第一周期數(shù)據(jù)中的數(shù)據(jù)進(jìn)行數(shù)據(jù)直接交換，得到的周期數(shù)據(jù)為上述第三周期數(shù)據(jù)。
[0057]輸入緩存12用于保存來自輸入端口的第一周期數(shù)據(jù)；
[0058]處理器11還用于通過無擁塞的交換配表對(duì)輸入緩存12保存的第一周期數(shù)據(jù)中的數(shù)據(jù)進(jìn)行數(shù)據(jù)交換，得到第二周期數(shù)據(jù)；
[0059]Banyan交換架構(gòu)14用于對(duì)第二周期數(shù)據(jù)進(jìn)行數(shù)據(jù)同步交換；
[0060]輸出緩存13用于保存經(jīng)數(shù)據(jù)同步交換后的第二周期數(shù)據(jù)；
[0061]處理器11還用于通過調(diào)序配表調(diào)整輸出緩存13保存的經(jīng)數(shù)據(jù)同步交換后的所述第二整周期數(shù)據(jù)中數(shù)據(jù)的位序，得到第三周期數(shù)據(jù)。
[0062]其中，第一周期數(shù)據(jù)可以為一個(gè)周期內(nèi)的數(shù)據(jù)，也可以為多個(gè)周期內(nèi)的數(shù)據(jù)。在實(shí)際應(yīng)用中，優(yōu)選一個(gè)周期內(nèi)的數(shù)據(jù)。
[0063]其中，交換設(shè)備還包括存儲(chǔ)器，存儲(chǔ)器用于存儲(chǔ)處理器的驅(qū)動(dòng)程序；
[0064]處理器11用于在驅(qū)動(dòng)程序的驅(qū)動(dòng)下通過驅(qū)動(dòng)程序內(nèi)預(yù)置的重排序算法將原始交換配表轉(zhuǎn)換為無擁塞的交換配表以及調(diào)序配表。
[0065]處理器11包括中央處理器(英文全稱:Central Processing Unit，英文縮寫:CPU)或數(shù)字信號(hào)處理器(英文全稱:Digital Signal Processor，英文縮寫:DSP)。
[0066]處理器11包括邏輯門電路，重排序算法被以該邏輯門電路的形式預(yù)置于處理器內(nèi)。
[0067 ]輸入緩存12包括輸入乒乓緩存，輸出緩存13包括輸出乒乓緩存。
[0068]Banyan交換架構(gòu)14遵循公共開放無線接口 CPRI規(guī)范。Banyan交換架構(gòu)14包括調(diào)序網(wǎng)絡(luò)和交換網(wǎng)絡(luò)。Banyan交換架構(gòu)14是一種經(jīng)典的交換架構(gòu)，本實(shí)施例對(duì)此不作贅述。
[0069]交換設(shè)備包括M個(gè)輸入端口和M個(gè)輸出端口，每個(gè)輸入端口的輸入周期數(shù)據(jù)包含N個(gè)數(shù)據(jù)，每個(gè)輸出端口的輸出周期數(shù)據(jù)包含N個(gè)數(shù)據(jù)；
[0070]第一周期數(shù)據(jù)包含MXN個(gè)數(shù)據(jù)，第二周期數(shù)據(jù)包含MXN個(gè)數(shù)據(jù)，第三周期數(shù)據(jù)包含M X N個(gè)數(shù)據(jù)，M和N為大于I的整數(shù)，例如M取4，N取6，M和N的取值可以相同，也可以不同。
[0071]第一周期數(shù)據(jù)通過第一數(shù)據(jù)表格來表示，每個(gè)輸入端口的輸入周期數(shù)據(jù)在第一數(shù)據(jù)表格中單獨(dú)占用一行，第一數(shù)據(jù)表格的每一行包含N個(gè)單元格，每個(gè)輸入端口的輸入周期數(shù)據(jù)中的每個(gè)數(shù)據(jù)按照預(yù)設(shè)順序占用一個(gè)單元格;第二周期數(shù)據(jù)通過第二數(shù)據(jù)表格來表示，第二數(shù)據(jù)表格中的每一列數(shù)據(jù)中不存在兩個(gè)以上(包括2個(gè))來自同一輸入端口的數(shù)據(jù)；第三周期數(shù)據(jù)通過第三數(shù)據(jù)表格來表示。
[0072]其中上述第二數(shù)據(jù)表格中的每一列數(shù)據(jù)中不存在兩個(gè)以上來自同一輸入端口的數(shù)據(jù)包括:第二數(shù)據(jù)表格中的每一列數(shù)據(jù)中不存在兩個(gè)來自同一輸入端口的數(shù)據(jù)。上述每個(gè)輸入端口的輸入周期數(shù)據(jù)中的每個(gè)數(shù)據(jù)按照預(yù)設(shè)順序占用一個(gè)單元格可以具體為:假設(shè)一個(gè)輸入端口的輸入周期數(shù)據(jù)為八(0，0))(0，1)^(0，2))(0，3)^(0，4)，該輸入周期數(shù)據(jù)占用表格中的第一行，第一行表格中從左到右共有5個(gè)單元格，則從左到右的5個(gè)單元格依次由八(0，0)、八(0，1)、八(0，2)、八(0，3)、八(0，4)占用。
[0073]第三周期數(shù)據(jù)通過M個(gè)輸出端口輸出。
[0074]處理器11具體用于控制輸入緩存12的輸出順序以通過無擁塞的交換配表對(duì)第一周期數(shù)據(jù)中的數(shù)據(jù)進(jìn)行數(shù)據(jù)交換，以及控制輸出緩存13的輸出順序以通過調(diào)序配表調(diào)整經(jīng)數(shù)據(jù)同步交換后的第二周期數(shù)據(jù)中數(shù)據(jù)的位序。
[0075]為了便于理解原始交換配表、無擁塞的交換配表以及調(diào)序配表之間的相互關(guān)系，下面通過具體實(shí)例進(jìn)行說明:
[0076]參見圖4，圖4為輸入周期數(shù)據(jù)按照原始交換配表進(jìn)行交換的示意圖，A(X，Y)中的X表示輸入端口的編號(hào)，Y表示輸入端口的第Y個(gè)數(shù)據(jù)；比如A (O，O)代表輸入端口 O的第O個(gè)數(shù)據(jù)，經(jīng)過交換后，A(0，0)在輸出端口 2上的位置對(duì)應(yīng)為輸出端口 2的第I個(gè)數(shù)據(jù);A(1，0)代表輸入端口 I的第O個(gè)數(shù)據(jù)，經(jīng)過交換后，A(1，0)在輸出端口 I上的位置對(duì)應(yīng)為輸出端口 I的第O個(gè)數(shù)據(jù)。
[0077]參見圖5，圖5為將原始交換配表轉(zhuǎn)換為無擁塞的交換配表以及調(diào)序配表的示意圖。
[0078]從圖5可以看出，輸入端口使用的無擁塞交換配表滿足:最終調(diào)成的效果是，每一列里不會(huì)有超過一個(gè)來自同一輸入端口的數(shù)據(jù)?？蛇x地，某一行的數(shù)據(jù)具體可以只在當(dāng)前行內(nèi)調(diào)序。以圖6為例，圖6為行內(nèi)數(shù)據(jù)調(diào)整示意圖，以輸出端口3為例，可以只在行內(nèi)調(diào)整數(shù)據(jù)的位序，不破壞端口間數(shù)據(jù)關(guān)系，只改變端口內(nèi)數(shù)據(jù)的位序。在將輸出端口 3中的數(shù)據(jù)輸出前，需要對(duì)圖6中的數(shù)據(jù)的位序進(jìn)行反調(diào)序，具體參見圖7，圖7為行內(nèi)數(shù)據(jù)反調(diào)整示意圖，以輸出端口 3為例，將輸出端口 3中的數(shù)據(jù)的位序恢復(fù)成原始交換的位序。
[0079]需要說明的是，通過預(yù)置的重排序算法將原始交換配表轉(zhuǎn)換為無擁塞的交換配表，該預(yù)置的重排序算法為圖論典型的匹配算法，目的是保證同一列輸出端口不會(huì)有重復(fù)某個(gè)輸入端口的數(shù)據(jù)，對(duì)于交換而言，就是無擁塞。
[0080]Banyan交換架構(gòu)是典型的交換架構(gòu)，在同步交換中，不能適應(yīng)有擁塞的交換，但是輸入端口使用的交換配表為無擁塞的交換配表，滿足Banyan交換架構(gòu)的約束要求，Banyan交換架構(gòu)能夠自由擴(kuò)展，適應(yīng)不同端口數(shù)量。
[0081]參見圖8，圖8為基于重排序算法的交換設(shè)備的另一個(gè)示意圖。
[0082]在圖8中，原始交換配表經(jīng)過軟件算法轉(zhuǎn)換為兩個(gè)配表，分別為入口無擁塞的交換配表和出口調(diào)序配表。
[0083]輸入和輸出數(shù)據(jù)采用隨機(jī)存取存儲(chǔ)器(英文全稱:Random Access Memory，英文縮寫:RAM)進(jìn)行乒乓數(shù)據(jù)緩存，中間采用banyan交換架構(gòu)。
[0084]輸入乒乓緩存的目的是收集輸入周期數(shù)據(jù)，端口內(nèi)部按照調(diào)整后的位序進(jìn)行交換，輸入周期數(shù)據(jù)為一個(gè)周期內(nèi)的數(shù)據(jù)或多個(gè)周期內(nèi)的數(shù)據(jù)，也即是整周期數(shù)據(jù)。
[0085]輸出乒乓緩存的目的是收集輸出周期數(shù)據(jù)，對(duì)數(shù)據(jù)輸出次序進(jìn)行調(diào)整。
[0086]以32個(gè)端口Banyan交換架構(gòu)作為交換架構(gòu)，需要的資源為:
[0087]RAM: 160*64*2*2*32 = 131 萬 bit
[0088]寄存器:4萬bit
[0089]如果在28nm的工藝條件下，實(shí)現(xiàn)該架構(gòu)，長(zhǎng)度5mm的尺寸足以，相對(duì)于現(xiàn)有方案，整體收益有10倍以上。
[0090]以上所述，以上實(shí)施例僅用以說明本發(fā)明的技術(shù)方案，而非對(duì)其限制;盡管參照前述實(shí)施例對(duì)本發(fā)明進(jìn)行了詳細(xì)的說明，本領(lǐng)域的普通技術(shù)人員應(yīng)當(dāng)理解:其依然可以對(duì)前述各實(shí)施例所記載的技術(shù)方案進(jìn)行修改，或者對(duì)其中部分技術(shù)特征進(jìn)行等同替換;而這些修改或者替換，并不使相應(yīng)技術(shù)方案的本質(zhì)脫離本發(fā)明各實(shí)施例技術(shù)方案的精神和范圍。
【主權(quán)項(xiàng)】
1.一種基于重排序算法的交換設(shè)備，其特征在于，包括: 處理器、輸入緩存、輸出緩存和Banyan交換架構(gòu)； 所述處理器用于通過預(yù)置的重排序算法將原始交換配表轉(zhuǎn)換為無擁塞的交換配表以及調(diào)序配表； 所述輸入緩存用于保存來自輸入端口的第一周期數(shù)據(jù)； 所述處理器還用于通過所述無擁塞的交換配表對(duì)所述輸入緩存保存的所述第一周期數(shù)據(jù)中的數(shù)據(jù)進(jìn)行數(shù)據(jù)交換，得到第二周期數(shù)據(jù)； 所述Banyan交換架構(gòu)用于對(duì)所述第二周期數(shù)據(jù)進(jìn)行數(shù)據(jù)同步交換； 所述輸出緩存用于保存經(jīng)數(shù)據(jù)同步交換后的所述第二周期數(shù)據(jù)； 所述處理器還用于通過所述調(diào)序配表調(diào)整所述輸出緩存保存的經(jīng)數(shù)據(jù)同步交換后的所述第二周期數(shù)據(jù)中數(shù)據(jù)的位序，得到第三周期數(shù)據(jù)。2.根據(jù)權(quán)利要求1所述的交換設(shè)備，其特征在于，所述交換設(shè)備還包括存儲(chǔ)器，所述存儲(chǔ)器用于存儲(chǔ)所述處理器的驅(qū)動(dòng)程序； 所述處理器用于在所述驅(qū)動(dòng)程序的驅(qū)動(dòng)下通過所述驅(qū)動(dòng)程序內(nèi)預(yù)置的重排序算法將原始交換配表轉(zhuǎn)換為無擁塞的交換配表以及調(diào)序配表。3.根據(jù)權(quán)利要求2所述的交換設(shè)備，其特征在于，所述處理器包括中央處理器CPU或數(shù)字信號(hào)處理器DSP。4.根據(jù)權(quán)利要求1所述的交換架構(gòu)，其特征在于，所述處理器包括邏輯門電路，所述重排序算法被以所述邏輯門電路的形式預(yù)置于所述處理器內(nèi)。5.根據(jù)權(quán)利要求1至4任意一項(xiàng)所述的交換設(shè)備，其特征在于，所述輸入緩存包括輸入乒乓緩存，所述輸出緩存包括輸出乒乓緩存。6.根據(jù)權(quán)利要求1至5任意一項(xiàng)所述的交換設(shè)備，其特征在于，所述Banyan交換架構(gòu)遵循公共開放無線接口 CPRI規(guī)范。7.根據(jù)權(quán)利要求1至6任意一項(xiàng)所述的交換設(shè)備，其特征在于，所述交換設(shè)備包括M個(gè)輸入端口和M個(gè)輸出端口，每個(gè)輸入端口的輸入周期數(shù)據(jù)包含N個(gè)數(shù)據(jù)，每個(gè)輸出端口的輸出周期數(shù)據(jù)包含N個(gè)數(shù)據(jù)； 所述第一周期數(shù)據(jù)包含MXN個(gè)數(shù)據(jù)，所述第二周期數(shù)據(jù)包含MXN個(gè)數(shù)據(jù)，所述第三周期數(shù)據(jù)包含MXN個(gè)數(shù)據(jù)，M和N為大于I的整數(shù)。8.根據(jù)權(quán)利要求7所述的交換設(shè)備，其特征在于，所述第一周期數(shù)據(jù)通過第一數(shù)據(jù)表格來表示，每個(gè)輸入端口的輸入周期數(shù)據(jù)在所述第一數(shù)據(jù)表格中單獨(dú)占用一行，所述第一數(shù)據(jù)表格的每一行中包含N個(gè)單元格，所述每個(gè)輸入端口的輸入周期數(shù)據(jù)中的每個(gè)數(shù)據(jù)按照預(yù)設(shè)順序占用一個(gè)單元格;所述第二周期數(shù)據(jù)通過第二數(shù)據(jù)表格來表示，所述第二數(shù)據(jù)表格中的每一列數(shù)據(jù)中不存在兩個(gè)以上來自同一輸入端口的數(shù)據(jù);所述第三周期數(shù)據(jù)通過第三數(shù)據(jù)表格來表不。9.根據(jù)權(quán)利要求7所述的交換設(shè)備，其特征在于，所述第三周期數(shù)據(jù)通過所述M個(gè)輸出端口輸出。10.根據(jù)權(quán)利要求9所述的交換設(shè)備，其特征在于，所述處理器具體用于控制所述輸入緩存的輸出順序以通過所述無擁塞的交換配表對(duì)所述第一周期數(shù)據(jù)中的數(shù)據(jù)進(jìn)行數(shù)據(jù)交換，以及 控制所述輸出緩存的輸出順序以通過所述調(diào)序配表調(diào)整所述經(jīng)數(shù)據(jù)同步交換后的所述第二周期數(shù)據(jù)中數(shù)據(jù)的位序。
【文檔編號(hào)】H04L12/947GK105847191SQ201610169521
【公開日】2016年8月10日
【申請(qǐng)日】2016年3月23日
【發(fā)明人】程宏濤, 程浩, 趙冠凱
【申請(qǐng)人】華為技術(shù)有限公司