網(wǎng)絡(luò)設(shè)備和用于網(wǎng)絡(luò)設(shè)備中的時間戳獲取方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種網(wǎng)絡(luò)設(shè)備、以及一種用于網(wǎng)絡(luò)設(shè)備中的時間戳獲取方法。
【背景技術(shù)】
[0002]PTP(Precis1n Time Protocol，精確時間協(xié)議)是一種時間同步的協(xié)議，用于網(wǎng)絡(luò)設(shè)備之間的高精度時間同步。
[0003]并且，網(wǎng)絡(luò)設(shè)備利用PTP實現(xiàn)時間同步，需要由PHY(Port Physical Layer)記錄本設(shè)備收發(fā)PTP報文的時間戳、并由CPU以響應(yīng)中斷的方式從PHY芯片獲取時間戳。
[0004]然而，CPU以響應(yīng)中斷的方式從PHY芯片獲取時間戳的單次耗時往往較長，而網(wǎng)絡(luò)設(shè)備又需要頻繁收發(fā)PTP報文以維持時間同步的高精度，從而，導(dǎo)致CPU被頻繁占用，影響網(wǎng)絡(luò)性能。

【發(fā)明內(nèi)容】

[0005]有鑒于此，本發(fā)明的實施例提供了一種網(wǎng)絡(luò)設(shè)備、以及一種用于網(wǎng)絡(luò)設(shè)備中的時間戳獲取方法。
[0006]在一個實施例中提供了一種網(wǎng)絡(luò)設(shè)備，包括端口物理層PHY芯片、邏輯裝置以及CPU，其中，PHY芯片與邏輯裝置通過第一管理總線和第一中斷信號線連接，邏輯裝置與CPU通過第二管理總線和第二中斷信號線連接，并且，第二管理總線的傳輸速率高于第一管理總線；
[0007]PHY芯片記錄收發(fā)精確時間協(xié)議PTP報文的時間戳、并在記錄時間戳?xí)r通過第一中斷信號線向邏輯裝置上報第一 PTP中斷；
[0008]邏輯裝置處理第一 PTP中斷，通過第一管理總線對PHY芯片執(zhí)行第一配置寫操作、并在完成第一配置寫操作后從PHY芯片獲取時間戳；以及，邏輯裝置在從PHY芯片獲取到時間戳?xí)r，通過第二中斷信號線向CPU上報第二 PTP中斷；
[0009]CPU處理第二 PTP中斷，通過第二管理總線從邏輯裝置獲取時間戳，用于進行PTP處理。
[0010]可選地，PHY芯片具有多于一個端口，并且，PHY芯片記錄的時間戳分別對應(yīng)在不同端口接收或發(fā)送的PTP報文；
[0011]邏輯裝置在處理第一 PTP中斷時，進一步通過第一管理總線對PHY芯片執(zhí)行第二配置寫操作、并在完成第二配置寫操作后從PHY芯片獲取各端口的PTP中斷狀態(tài)信息，并利用PTP中斷狀態(tài)信息確定從PHY芯片獲取的時間戳對應(yīng)的端口信息；
[0012]CPU在處理第二 PTP中斷時，進一步通過第二管理總線從邏輯裝置獲取時間戳對應(yīng)的端口信息。
[0013]可選地，CPU進一步為邏輯裝置配置用于訪問PHY芯片的PHY操作集。
[0014]可選地，邏輯裝置進一步維護互斥標志位，用于邏輯裝置和CPU競爭對第一管理總線的占用權(quán)。
[0015]可選地，第一管理總線為PHY管理總線，第二管理總線為邏輯管理總線。
[0016]在一個實施例中提供了一種用于網(wǎng)絡(luò)設(shè)備中的時間戳獲取方法網(wǎng)絡(luò)設(shè)備包括端口物理層PHY芯片、邏輯裝置以及CPU，其中，PHY芯片與邏輯裝置通過第一管理總線和第一中斷信號線連接，邏輯裝置與CPU通過第二管理總線和第二中斷信號線連接，并且，第二管理總線的傳輸速率高于第一管理總線；該時間戳獲取方法包括:
[0017]邏輯裝置通過第一中斷信號線接收PHY芯片上報的第一 PTP中斷，其中，該第一PTP中斷是由PHY芯片在記錄精確時間協(xié)議PTP報文的時間戳?xí)r上報的；
[0018]邏輯裝置在處理第一 PTP中斷時，通過第一管理總線對PHY芯片執(zhí)行第一配置寫操作、并在完成第一配置寫操作后從PHY芯片獲取時間戳；
[0019]以及，邏輯裝置在從PHY芯片獲取到時間戳?xí)r，通過第二中斷信號線向CPU上報第二 PTP中斷，使CPU在處理第二 PTP中斷時通過第二管理總線從邏輯裝置獲取時間戳，用于進行PTP處理。
[0020]可選地，PHY芯片具有多于一個端口，并且，PHY芯片記錄的時間戳分別對應(yīng)在不同端口接收或發(fā)送的PTP報文；該時間戳獲取方法進一步包括:
[0021]邏輯裝置在處理第一 PTP中斷時，通過第一管理總線對PHY芯片執(zhí)行第二配置寫操作、并在完成第二配置寫操作后從PHY芯片獲取各端口的PTP中斷狀態(tài)信息，并利用PTP中斷狀態(tài)信息確定從PHY芯片獲取的時間戳對應(yīng)的端口信息，以供CPU獲取。
[0022]可選地，該時間戳獲取方法進一步包括:邏輯裝置接收CPU配置的用于訪問PHY芯片的PHY操作集。
[0023]可選地，該時間戳獲取方法進一步包括:邏輯裝置維護互斥標志位，用于邏輯裝置和CPU競爭對第一管理總線的占用權(quán)。
[0024]可選地，第一管理總線為PHY管理總線，第二管理總線為邏輯管理總線。
[0025]由此可見，基于上述的實施例，邏輯裝置可以代替CPU響應(yīng)PHY芯片在記錄時間戳?xí)r上報的第一 PTP中斷、并通過低速的第一管理總線以響應(yīng)第一 PTP中斷的方式從PHY芯片獲取時間戳；并且，邏輯裝置還可以在獲取到時間戳?xí)r向CPU上報第二 PTP中斷，使CPU可以通過高速的第二管理總線以響應(yīng)第二 PTP中斷的方式從邏輯裝置獲取時間戳。從而，訪問PHY芯片所需的第一配置寫操作可以由邏輯裝置代替CPU執(zhí)行，因而使CPU被獲取時間戳占用的時間能夠因為避免執(zhí)行第一配置寫操作而縮短；而且，CPU從邏輯裝置獲取時間戳的第二管理總線的傳輸速率高于邏輯裝置從PHY芯片獲取時間戳的第一管理總線，因而使CPU被獲取時間戳占用的時間還能夠因為第二管理總線的高速而縮短。
【附圖說明】
[0026]圖1為一個實施例中的網(wǎng)絡(luò)設(shè)備的架構(gòu)示意圖；
[0027]圖2為如圖1所示的網(wǎng)絡(luò)設(shè)備中的時間戳獲取原理的示意圖；
[0028]圖3為基于如圖2所不的時間戮獲取原理的時序分布的不意圖；
[0029]圖4為如圖1所示的網(wǎng)絡(luò)設(shè)備中的時間戳獲取原理的擴展示意圖；
[0030]圖5為基于如圖4所不的時間戮獲取原理的時序分布的不意圖；
[0031]圖6為如圖1所示的網(wǎng)絡(luò)設(shè)備中的PHY操作集下發(fā)原理的示意圖；
[0032]圖7為如圖1所示的網(wǎng)絡(luò)設(shè)備中的總線競爭原理的示意圖；
[0033]圖8為如圖1所示的網(wǎng)絡(luò)設(shè)備中的邏輯裝置的結(jié)構(gòu)示意圖；
[0034]圖9為一個實施例中用于網(wǎng)絡(luò)設(shè)備中的時間戳獲取方法的流程示意圖；
[0035]圖10為如圖9所示的時間戳獲取方法的擴展流程示意圖。
【具體實施方式】
[0036]為使本發(fā)明的目的、技術(shù)方案及優(yōu)點更加清楚明白，以下參照附圖并舉實施例，對本發(fā)明進一步詳細說明。
[0037]請參見圖1，在一個實施例中，網(wǎng)絡(luò)設(shè)備10包括PHY芯片11、邏輯裝置12以及CPU13，其中，PHY芯片11與邏輯裝置12通過第一管理總線21和第一中斷信號線31連接，邏輯裝置12與CPU13通過第二管理總線22和第二中斷信號線32連接，并且，第二管理總線22的傳輸速率高于第一管理總線21。
[0038]在該實施例中，PHY芯片11為網(wǎng)絡(luò)設(shè)備10提供對外的接口 110 ;PHY芯片11可能與CPU13位于相同的PCB，或者，PHY芯片11也可能與CPU13分別位于不同的PCB。當PHY芯片11與CPU13分別位于不同的PCB時，PHY芯片11所在的PCB可以采用熱插拔的方式插入在網(wǎng)絡(luò)設(shè)備10中。
[0039]在該實施例中，當PHY芯片11與CPU13位于相同的PCB時，邏輯裝置12可以位于PHY芯片11和CPU13所在的PCB ;當PHY芯片11與CPU13分別位于不同的PCB時，