信號發(fā)送方法與相關的信號發(fā)送器的制造方法
【技術領域】
[0001]本發(fā)明是關于信號發(fā)送器，尤其是具有抗偏移(deskew)的功能的信號發(fā)送器。
【背景技術】
[0002]電子元件彼此間的數(shù)據(jù)傳輸，一般是通過改變在傳導線上或是一些類似的耦接傳導方式上的數(shù)據(jù)信號而達成。如果數(shù)據(jù)傳輸是通過許多個傳輸通道(channel)來同時地完成一組多個數(shù)據(jù)比特的傳輸，這樣的傳輸稱為并行傳輸(parallel transmiss1n)。如果數(shù)據(jù)比特是一個接著一個通過單一的傳輸通道而傳輸，這樣的數(shù)據(jù)傳輸稱為串行傳輸(series transmiss1n)。
[0003]相較于串行傳輸，并行傳輸一般而言比較快，也比較廣泛的使用于電子元件彼此間的傳輸通道比較短時的環(huán)境。舉例來說，像是印刷電路板上的集成電路彼此間的數(shù)據(jù)傳輸、打印機與個人電腦之間的數(shù)據(jù)傳輸?shù)鹊?，大多采用并行傳輸。長距離之間的并行傳輸，可能會受到并行通道之間信號傳遞延遲(signal propagat1n delay)差異而受到影響。當這樣的信號傳遞延遲差異出現(xiàn)時，本來應該同時到達目的地的接收器的多個數(shù)據(jù)比特，往往會在不同的時間抵達目的地接收器，而這樣抵達時間(arrival time)的差異，業(yè)界通常稱為偏移(skew)。
[0004]當傳輸通道偏短或是傳輸速度要求不高時，偏移一般不會造成甚么影響，幾乎可以忽略。但是，一旦傳輸通道變長或是傳輸速度增加時，信號傳輸延遲的量與差異就會變得相當明顯，所以導致偏移的增加。如果偏移太大了，很可能原本該歸屬于某一字節(jié)的數(shù)據(jù)比特，被錯誤地誤認為是歸屬于下一個或是上一個字節(jié)，因而導致數(shù)據(jù)傳輸錯誤。
[0005]一種傳統(tǒng)上處理偏移所衍伸的問題的方法，是在接收端先大約找出每個傳輸通道的信號傳遞延遲的差異，也就是每個傳輸通道的偏移量，然后在接收端上提供時間上的補償。舉例來說，信號傳遞延遲比較短的傳輸通道，就在接收端，以濾波器提供額外的信號延遲，使得此傳輸通道中的數(shù)據(jù)比特被認為是比較晚一點才被接收到。如此，就可以在接收器達成抗偏移(deskew)的功能。

【發(fā)明內(nèi)容】

[0006]本發(fā)明的提出一種信號發(fā)送方法，適用于一信號發(fā)送器，包含有:提供多個具有不同相位的時脈信號；從這些時脈信號中，選取多個時脈信號，作為多個中繼信號；通過一時脈分配網(wǎng)絡，將這些中繼信號傳送至一信號輸出電路；以及，從這些中繼信號中，選擇其中之一，作為該信號輸出電路的一參考時脈，以輸出數(shù)據(jù)。
[0007]本發(fā)明還提出一種信號發(fā)送器，包含有一時脈產(chǎn)生器、一群組選擇電路、一信號輸出電路、以及一時脈分配網(wǎng)絡。該時脈產(chǎn)生器用以提供相位不同的多個時脈信號。該群組選擇電路依據(jù)一第一選擇信號，從這些時脈信號中選取多個時脈信號，作為多個中繼信號。該信號輸出電路包含有一多工器，受控于一第二選擇信號，用以從這些中繼信號中，選擇其中之一，作為該信號輸出電路的一參考時脈，以輸出數(shù)據(jù)。該時脈分配網(wǎng)絡用以將這些中繼信號，從該群組選擇電路傳送至該多工器。
【附圖說明】
[0008]為讓本發(fā)明的上述目的、特征和優(yōu)點能更明顯易懂，以下結(jié)合附圖對本發(fā)明的【具體實施方式】作詳細說明，其中:
[0009]圖1顯示采用DDR規(guī)格通訊的兩個集成電路ICl與IC2。
[0010]圖2顯示采用DDR協(xié)定時，發(fā)送器所發(fā)出的以及接收器所接收到的信號DQS+、DQS-以及數(shù)據(jù)比特DQO與DQl。
[0011]圖3顯示當發(fā)送器有抗偏移功能時，發(fā)送器內(nèi)的內(nèi)部數(shù)據(jù)比特DQI[15:0]、發(fā)送器所發(fā)出的以及接收器所接收到的信號DQS+、DQS-以及數(shù)據(jù)比特DQO與DQl。
[0012]圖4顯示做為發(fā)送器的一集成電路40，可實現(xiàn)圖3中的方法。
[0013]圖5舉例顯示一輸出電路DQ-TX-n，其可以是圖4中的輸出電路DQ-TX-O至DQ-TX-15的其中之一。
[0014]圖6顯示做為發(fā)送器的一集成電路60，也可實現(xiàn)圖3中的方法。
[0015]圖7舉例顯示一輸出電路NDQ-TX-n，其可以是圖6中的輸出電路NDQ-TX-0至NDQ-TX-15的其中之一。
[0016]圖8顯示一表格，用以舉例群組選擇電路64L的操作規(guī)則。
[0017]圖9顯示集成電路60中所進行的信號處理方法。
[0018]圖10顯示對于輸出電路NDQ-TX-O與NDQ-TX-1所可用的時脈信號的相位范圍。
[0019]圖中元件標號說明:
[0020]40集成電路
[0021]42時脈產(chǎn)生器
[0022]44時脈樹
[0023]46輸出入電路
[0024]60集成電路
[0025]62時脈產(chǎn)生器
[0026]64H、64L群組選擇電路
[0027]66H、66L 時脈樹
[0028]68H.68L輸出入電路
[0029]CLK-DQ-n 參考時脈
[0030]CLKH [3:0]、CLKL [3:0]中繼信號
[0031]DQ [15:0]數(shù)據(jù)比特
[0032]DQO?DQl5數(shù)據(jù)比特
[0033]DQn數(shù)據(jù)比特
[0034]DQ-TX-O 至 DQ-TX-15 輸出電路
[0035]DQ-TX-n 輸出電路
[0036]DQ1?DQI15內(nèi)部數(shù)據(jù)比特
[0037]DQIn內(nèi)部數(shù)據(jù)比特
[0038]DQS數(shù)據(jù)選通信號
[0039]DQS+、DQS-信號
[0040]FG-DQO、FG-DQl 圖形
[0041]GRP-CTRL-H、GRP-CTRL-L 選擇信號
[0042]IC1、IC2 集成電路
[0043]NDQ-TX-O 至 NDQ-TX-15 輸出電路
[0044]NDQ-TX-n 輸出電路
[0045]ΡΗ[0]?PH[13]時脈信號
[0046]S0、SI 時間
[0047]SELO?SEL15選擇信號
[0048]SELn選擇信號
[0049]Tgrip-OK可抓取時段
【具體實施方式】
[0050]本發(fā)明的實施方式將以DDR接收器與發(fā)送器，作為并行傳輸?shù)睦?，但是本發(fā)明并不限于此。舉例來說，本發(fā)明的實施例可能是任何的并行傳輸?shù)男盘柊l(fā)送器或是集成電路。
[0051]圖1顯示采用DDR規(guī)格通訊的兩個集成電路ICl與IC2。兩個集成電路ICl與IC2之間有許多印刷電路板上的導線，作為集成電路彼此通訊的通道。在兩個導線上傳遞的信號DQS+與DQS-構(gòu)成一差動信號所表不的數(shù)據(jù)選通信號DQS (data queue strobe);分別在16條導線上傳遞的數(shù)據(jù)比特DQO?DQ15，可構(gòu)成二數(shù)據(jù)字節(jié)(bype)，或是一數(shù)據(jù)字(word)。如同DDR所規(guī)范的，數(shù)據(jù)選通信號DQS的上升緣與下降緣都可以定義集成電路ICl與IC2中對數(shù)據(jù)比特DQO?DQ7的發(fā)送或?qū)懭霑r間。
[0052]以下說明中，除非有特別說明，集成電路ICl作為發(fā)送器，而集成電路IC2作為接收器。當然，在其他實施例中，集成電路ICl與IC2是可以互換的。
[0053]圖2顯示，一發(fā)送器的數(shù)據(jù)選通信號DQS的切換，同步于發(fā)送器的數(shù)據(jù)比特DQO?DQ15的切換。圖2也舉例顯示了信號DQS+、DQS-以及數(shù)據(jù)比特DQO與DQ1，歷經(jīng)了不同的信號延遲時間，而抵達一接收器。其中，從抵達接收器的時間來看，數(shù)據(jù)比特DQO早于信號DQS+與DQS-有SO的時間，而信號DQS+與DQS-早于數(shù)據(jù)比特DQl有SI的時間。這就是所謂的偏移。圖2中標示了一可抓取時段Tgrip-OK，也就是接收器可以正確地且同時地抓取到數(shù)據(jù)比特DQO與DQl的時段。從圖2中也可以發(fā)現(xiàn)，當傳輸速度增加，也就是信號DQS+、DQS-的切換頻率增加時，時段Tgrip-OK就會相對的減少。
[0054]如果單單靠接收器來抗偏移，面對高傳輸速度或長通道長度的挑戰(zhàn)，可能會不足。圖3顯示一種從發(fā)送器來抗偏移的方法所產(chǎn)生的信號時序。