專利名稱：可變碼速的復(fù)用分路器及復(fù)用分路方法
技術(shù)領(lǐng)域：
本發(fā)明涉及大容量程控數(shù)字交換技術(shù)，具體涉及實現(xiàn)高速傳輸?shù)膹?fù)用分路技術(shù)，更具體地說，涉及一種可變碼速的復(fù)用分路器。
目前PCM30/32的復(fù)用原理框圖如

圖1所示。圖1中移位寄存器是8位串入并出移位寄存器，它在CP控制下每個時隙中的8位串行碼變成8位并行碼，因此移位寄存器出來D0～D7八條線，但是在移位寄存器輸出端D0～D7的8位碼不是同時出現(xiàn)的，而是在CP控制下一位一位出現(xiàn)的，在時隙最后一位(D7)的CP后半周期時，才把已經(jīng)變換就緒的8位并行碼送入鎖存器。當一個CP脈沖來到時，8位平行碼即可經(jīng)8-1電子選擇器輸出。電子選擇器的功能是把8個HW的8位并行碼按一定次序進行排列、合并。
圖2為8端脈碼的分路器框，由鎖存器和并入串出8位移位寄存器組成。鎖存器是作為寄存用的，它的輸入直接由數(shù)字交換網(wǎng)絡(luò)連接起來。由數(shù)字交換網(wǎng)絡(luò)連至分路器的鎖存器是8端脈碼連在一起的，但是能夠分開進入各端脈碼的鎖存器，這是因為各端脈碼的鎖存器的引線腳接有時間位置不同的脈沖。第一端PCM的鎖存器接TD0^CP，第二端接TD1^CP……第八端接TD7^CP。在位脈沖TD0～TD7控制下，就可以8個HW的D0～D7分別寫入到鎖存器0～7，即HW0的D0～D7寫入鎖存器0，HW1的D0～D7寫入鎖存器1……。在下一時隙的TD0時，在CP的前半周期將移位寄存器的置位端S置成1，這時移位寄存器置位，于是就將D0～D7送入。下一個CP到來時，TD=0，因此S端為0，移位寄存器不置位，只移位，就以CP的節(jié)拍一位一位往外送出，直到下一個時隙的TD0出現(xiàn)，再置位一位……這樣可將并行碼變成串行碼。
上述傳統(tǒng)復(fù)用分路器的缺點主要有1)復(fù)用器中的8個8選1對于實際實現(xiàn)困難較大，尤其利用可編程器件時，不僅會占用不少資源，而且時延不好控制，很難做到很高速度；2)只能針對8輸入，應(yīng)用不靈活。
本發(fā)明的目的就是為了解決以上問題，提供一種復(fù)用器和分路器，不僅使設(shè)計實現(xiàn)難度大降低，并且可以方便地進行擴展，實現(xiàn)高速的復(fù)用分路。
本發(fā)明實現(xiàn)上述目的的方案包括復(fù)用分路器和復(fù)用分路方法，它們既屬于同一構(gòu)思。該構(gòu)思主要是先經(jīng)串入/并出移位寄存器將輸入串行碼流變換為并行碼流，再將碼流中的字節(jié)按要求排列，最后經(jīng)并入/串出變換器變換成碼速不同于輸入碼速的串行碼流。其復(fù)用分路器和復(fù)用分路方法的方案分別如下復(fù)用分路器包括復(fù)用器部分和分路器部分，其中復(fù)用器部分包括串入/并出移位寄存器、鎖存器，分路器部分包括鎖存器、串入/并出移位寄存器，其特征是在復(fù)用器部分中，所述串入/并出移位寄存器中還包括有排序電路，組成S/P變換及排序電路，其輸入端是多路低速碼流HW0、HW1……HWn，其輸出端為并行碼流，輸出并行碼流的排列順序為HW0TS0 HW1TS0…HWnTS0 HW0TS1 HW1TS1…HWnTS1……HW0TS31HW1TS31…HWnTS31其中TS0、TS1…TS31為每個碼流中的時隙；根據(jù)輸入碼流的路數(shù)和鎖存器位數(shù)，將上述并行碼流等分成一組或多組，相應(yīng)地，鎖存器也有一個或多個，每個鎖存器對應(yīng)一組并行碼流；所有鎖存器的時鐘頻率相同而相位不同，其輸出信號分別輸入到多個P/S變換器，或輸入到一個P/S變換器的多個輸入端；所述P/S變換器的輸出端即為高速串行碼流的輸出端；所述分路器部分中，在鎖存器之前接有S/P變換器，所述S/P變換器的輸入端即為分路器的高速碼流輸入端，其輸出端接鎖存器的輸入端；鎖存器的輸出端接P/S變換電路輸入端，P/S變換電路的輸出端即為分路器的低速碼流輸出端。
所述復(fù)用分路方法包括復(fù)用方法和分路方法兩部分，其特征是所述復(fù)用方法包括以下步驟利用S/P變換及排序電路將輸入的多路低速碼流HW0、HW1……HWn變換為輸出端并行碼流，并將輸出并行碼流的順序排列為HW0TS0 HW1TS0…HWnTS0 HWOTS1 HW1TS1…HWnTS1……HW0TS31HW1TS31…HWnTS31，其中TS0、TS1…TS31為每個碼流中的時隙；根據(jù)輸入碼流的路數(shù)和鎖存器位數(shù)，將上述并行碼流等分成一組或多組，每組分別輸入到一個時鐘頻率相同而相位各不相同的鎖存器；將鎖存器的輸出信號分別輸入到多個P/S變換器，或輸入到一個P/S變換器的多個輸入端進行P/S變換；經(jīng)所述P/S變換器變換后的輸出信號即為高速串行碼流；所述分路方法包括以下步驟將接收到的高速碼流輸入到S/P變換器的輸入端，進行S/P變換；經(jīng)S/P變換的信號輸出到鎖存器的輸入端，并經(jīng)鎖存器的輸出到P/S變換電路輸入端；經(jīng)P/S變換電路變換后的輸出端即為分路器的低速碼流輸出信號。
由于采用了以上的方案，電路中沒有8選1這樣的器件，用到的器件P/S和S/P變換器、鎖存器等時延易于控制，且可做到高速度，減小了實際困難，尤其是利用可編程器件時，好處更加明顯。由于都是將輸入碼流先變換成并行碼流再進行處理，這種模式不僅適于8輸入的情況，也可適于更多個輸入碼流的情形(一般為8的倍數(shù))。
圖1是傳統(tǒng)復(fù)用器框圖。
圖2是傳統(tǒng)分路器框圖。
圖3是傳統(tǒng)復(fù)用分路器中8端脈碼交換時所需A0-A7定時脈沖波形。
圖4-6b是本發(fā)明復(fù)用器的四種實施例原理圖。
圖7是將n個8位P/S變換器包含在一個n*8位P/S變換器中的示意圖。
圖8-11是本發(fā)明分路器的四種實施例原理圖。
圖12是本發(fā)明的一個更具體的復(fù)用分路器的電路示意圖。
圖13是圖12中MT9085所用的時序示意圖。
圖14是圖12中的FPGA內(nèi)部時鐘調(diào)整示意圖。
下面通過具體的實施例并結(jié)合附圖對本發(fā)明作進一步詳細的描述。
復(fù)用/分路器包括復(fù)用器部分和分路器部分，二者安排在同一個設(shè)備中。
如圖4-6b，概括地講，復(fù)用器包括串入/并出移位寄存器、鎖存器2，其特征是所述串入/并出移位寄存器中還包括有排序電路，組成S/P變換及排序電路1，其輸入端是多路低速碼流HW0、HW1……HWn，其輸出端為并行碼流，輸出并行碼流的排列順序為HW0TS0 HW1TS0…HWnTS0 HW0TS1 HW1TS1…HWnTS1……HW0TS31 HW1TS31…HWnTS31其中TS0、TS1…TS31為每個碼流中的時隙；根據(jù)輸入碼流的路數(shù)和鎖存器2位數(shù)，將上述并行碼流等分成一組或多組，相應(yīng)地，鎖存器2也有一個或多個，每個鎖存器2對應(yīng)一組并行碼流；所有鎖存器2的時鐘頻率相同而相位不同，其輸出信號分別輸入到多個P/S變換器3，或輸入到一個P/S變換器3的多個輸入端；所述P/S變換器3的輸出端即為高速串行碼流的輸出端。
其中的P/S變換器由鎖存器組成，可用全局時鐘使其輸出保持同步。
相應(yīng)地，如圖8-11，分路器包括鎖存器2’、串入/并出移位寄存器3’，其特征是在鎖存器2’之前接有S/P變換器1’，所述S/P變換器1’的輸入端即為分路器的高速碼流輸入端，其輸出端接鎖存器2’的輸入端；鎖存器2’的輸出端接P/S變換電路3’輸入端，P/S變換電路3’的輸出端即為分路器的低速碼流輸出端。
所述鎖存器2’和P/S變換電路3’之間還接有二選一電路4或三選一電路4′，鎖存器2’的輸出端通過所述二選一電路4接P/S變換電路3’輸入端。
本發(fā)明提供的復(fù)用器可適用于多種碼速，結(jié)構(gòu)框圖如圖4-7所示。高碼速必須是低碼速的8的整數(shù)倍，該復(fù)用器的高速碼流可以具有兩種速度S0、S1，二者的速度相差一倍，或者更多速度。各圖中器件描述如下1、S/P變換及排序電路1(簡稱S/P)與普通的S/P不同，該S/P不僅將輸入碼流進行串-并變換，而且將并行碼流進行排序。將輸入低速碼流0～n分別計為HW0～n，每個碼流中的時隙用TS31(x=0,1,2,…31)表示，則并行輸出碼流的順序如下HW0TS0HW1TS0…HWnTS0HW0TS1HW1TS1…HWnTS1…HW0TS31HW1TS31…HWnTS31。
2、8位鎖存器2用來暫存S/P的輸出，防止在下級處理時，S/P的輸出造成干擾。用2個8位鎖存器而不用1個16位鎖存器的原因在于要適應(yīng)2種輸出碼速，2個鎖存器的時鐘頻率相同而相位不同。
3、8或16或24位P/S變換器3(簡稱P/S)在輸出碼速為S2時，為24位P/S；在輸出碼速為S1時，為16位P/S；在輸出碼速為S0時，為2個8位P/S。這樣實現(xiàn)了輸出可以為2種碼速。
其中圖4是輸入低速碼流為16路，輸出高速碼流為2路，每路是低速碼流的8倍碼速時的情形。其中用2個8位鎖存器而不用1個16位鎖存器的原因在于要適應(yīng)2種輸出碼速。用2個鎖存器就可以通過調(diào)整使它們時鐘頻率相同，相位不同。
圖5是輸入低速碼流為16路，輸出高速碼流為1路，每路是低速碼流的16倍碼速時的情形。
圖6a是輸入低速碼流為24路，輸出高速碼流為3路，是低速碼流的8倍碼速時的情形。
圖6b是輸入低速碼流為24路，輸出高速碼流為1路，每路是低速碼流的24倍碼速時的情形。
在圖4、圖6a中，為適應(yīng)多路高速碼流輸出，分別用了2個和3個8位P/S變換器。事實上，2個和3個8位P/S變換器分別可以包含于一個2*8或3*8位P/S變換器中(其中*表示乘號，下同)。圖7是將n個8位P/S變換器包含于1個n*8位P/S變換器中的示意圖，圖中省去了同步置數(shù)部分，F(xiàn)D為D觸發(fā)器(D為輸入端，Q為輸出端，C為時鐘輸入端)，CK為輸入時鐘。在移位序列中，在每第8個D觸發(fā)器輸出拉一個抽頭作為串行碼流的輸出。這樣，如果CK時鐘頻率為輸入碼流的8倍，則該P/S相當于n個8位P/S；如果CK時鐘頻率為輸入碼流的16倍，則該P/S相當于n/2個16位P/S；如果CK時鐘頻率為輸入碼流的n*8倍，則該P/S相當于一個n*8位P/S。
分路器是復(fù)用器的逆向過程，即將高速碼流按字節(jié)分接成若干低速碼流。這里高速碼流同樣可以具有兩種碼速S0、S1，二者速度相差一倍，其結(jié)構(gòu)如圖8-11所示。
1、8或16位S/P變換器1’當高速碼速為S0時，為8位S/P；當高速碼速為S1時，為16位S/P。
2、16位鎖存器2’對16位并行數(shù)據(jù)進行緩存，避免在進行下一級處理時受上級S/P來的數(shù)據(jù)干擾。
3、八個二選一電路4由8個二選一組成，對鎖存的16位并行數(shù)據(jù)進行切換，形成8位并行輸出碼流。8位并行碼流的內(nèi)部排列順序與復(fù)用器中的S/P輸出碼流相同。
4、P/S變換電路3’將8位并行碼流轉(zhuǎn)換為串行低速碼流輸出，相當于復(fù)用器中S/P的逆向過程。
其中圖8是輸入為2路高速碼流、輸出為16路低速碼流，高速碼流為低速碼流8倍碼速時的情形。
圖9是輸入為1路高速碼流、輸出為16路低速碼流，高速碼流為低速碼流16倍碼速時的情形。
圖10是輸入為1路高速碼流、輸出為8路低速碼流，高速碼流為低速碼流8倍碼速時的情形。
圖11是輸入為3路高速碼流、輸出為24路低速碼流，高速碼流為低速碼流8倍碼速時的情形。
下面結(jié)合16個2M與2個16M及1個32M之間的碼速變換實例，進一步描述本發(fā)明。
整個變換電路的總體框圖如圖12所示復(fù)用器中的S/P及分路器中的P/S采用Mitel公司的MT9085來實現(xiàn)，通過設(shè)置MT9085的工作方式，即可實現(xiàn)串-并串轉(zhuǎn)換。具體的時序圖如圖13所示。
采用FPGA(Field Programmable arrays)實現(xiàn)復(fù)用分路器的其他部分。從復(fù)用分路器的結(jié)構(gòu)圖中可以看出，不管高速碼速是多少，經(jīng)過S/P后就沒有碼速的區(qū)別，這就要求內(nèi)部控制碼不變。因此對內(nèi)部時鐘的處理方法非常重要。最簡明的種方法就是通過變換，將FPGA內(nèi)部的時鐘統(tǒng)一。其原理如圖14通過一個選擇信號SELECT，把FPGA內(nèi)部時鐘進行統(tǒng)一。無論輸入時鐘是16M或32M，經(jīng)過選擇后，就變?yōu)楣潭ǖ妮敵?，這樣以后的時鐘產(chǎn)生電路也得到統(tǒng)一。通過這種思想，即使輸入碼流增加一倍，也不用改變電路就能實現(xiàn)32×2M與2×32M或1×64M之間的變換。本發(fā)明對對傳統(tǒng)復(fù)用分路器進行了改進，利用同步邏輯設(shè)計，不僅使設(shè)計實現(xiàn)難度大降低，并且可以方便地進行擴展，實現(xiàn)高速的復(fù)用/分器。
很明顯，從對裝置的描述即可知利用上述復(fù)用分路器實現(xiàn)可變碼速復(fù)用/分路的方法。簡述如下復(fù)用方法包括以下步驟利用S/P變換及排序電路將輸入的多路低速碼流HW0、HW1……HWn變換為輸出端并行碼流，并將輸出并行碼流的順序排列為HW0TS0 HW1TS0…HWnTS0 HW0TS1 HW1TS1…HWnTS1……HW0TS31 HW1TS31…HWnTS31，其中TS0、TS1…TS31為每個碼流中的時隙；根據(jù)輸入碼流的路數(shù)和鎖存器位數(shù)，將上述并行碼流等分成一組或多組，每組分別輸入到一個時鐘頻率相同而相位各不相同的鎖存器；將鎖存器的輸出信號分別輸入到多個P/S變換器，或輸入到一個P/S變換器的多個輸入端進行P/S變換；經(jīng)所述P/S變換器變換后的輸出信號即為高速串行碼流；分路方法包括以下步驟將接收到的高速碼流輸入到S/P變換器的輸入端，進行S/P變換；經(jīng)S/P變換的信號輸出到鎖存器的輸入端，并經(jīng)鎖存器的輸出到P/S變換電路輸入端；經(jīng)P/S變換電路變換后的輸出端即為分路器的低速碼流輸出信號。
本文中所述的S/P變換是指串/并變換，P/S變換是指并/串變換。
權(quán)利要求
1.一種可變碼速的復(fù)用分路器，包括復(fù)用器部分和分路器部分，其中復(fù)用器部分包括串入/并出移位寄存器、鎖存器(2)，分路器部分包括鎖存器(2’)、串入/并出移位寄存器(3’)，其特征是在復(fù)用器部分中，所述串入/并出移位寄存器中還包括有排序電路，組成S/P變換及排序電路(1)，其輸入端是多路低速碼流HW0、HW1……HWn，其輸出端為并行碼流，輸出并行碼流的排列順序為HW0TS0 HW1TS0…HWnTS0 HW0TS1 HW1TS1…HWnTS1……HW0TS31HW1TS31…HWnTS31其中TS0、TS1…TS31為每個碼流中的時隙；根據(jù)輸入碼流的路數(shù)和鎖存器(2)位數(shù)，將上述并行碼流等分成一組或多組，相應(yīng)地，鎖存器(2)也有一個或多個，每個鎖存器(2)對應(yīng)一組并行碼流；所有鎖存器(2)的時鐘頻率相同而相位不同，其輸出信號分別輸入到多個P/S變換器(3)，或輸入到一個P/S變換器(3)的多個輸入端；所述P/S變換器(3)的輸出端即為高速串行碼流的輸出端；所述分路器部分中，在鎖存器(2’)之前接有S/P變換器(1’)，所述S/P變換器(1’)的輸入端即為分路器的高速碼流輸入端，其輸出端接鎖存器(2’)的輸入端；鎖存器(2’)的輸出端接P/S變換電路(3’)輸入端，P/S變換電路(3’)的輸出端即為分路器的低速碼流輸出端。
2.如權(quán)利要求1所述的可變碼速的復(fù)用分路器，其特征是所述復(fù)用器部分中的P/S變換器(3)由鎖存器組成，可用全局時鐘使其輸出保持同步；所述分路器部分中的鎖存器(2’)和P/S變換電路(3’)之間還接有二選一電路(4)，鎖存器(2’)的輸出端通過所述二選一電路(4)接P/S變換電路(3’)輸入端。
3.一種可變碼速的復(fù)用分路方法，包括復(fù)用方法和分路方法兩部分，其特征是所述復(fù)用方法包括以下步驟利用S/P變換及排序電路(1)將輸入的多路低速碼流HW0、HW1……HWn變換為輸出端并行碼流，并將輸出并行碼流的順序排列為HW0TS0 HW1TS0…HWnTS0 HWOTS1 HW1TS1…HWnTS1……HW0TS31HW1TS31…HWnTS31其中TS0、TS1…TS31為每個碼流中的時隙；根據(jù)輸入碼流的路數(shù)和鎖存器(2)位數(shù)，將上述并行碼流等分成一組或多組，每組分別輸入到一個時鐘頻率相同而相位各不相同的鎖存器(2)；將鎖存器(2)的輸出信號分別輸入到多個P/S變換器(3)或輸入到一個P/S變換器(3)的多個輸入端進行P/S變換；經(jīng)所述P/S變換器(3)變換后的輸出信號即為高速串行碼流；所述分路方法包括以下步驟將接收到的高速碼流輸入到S/P變換器(1’)的輸入端，進行S/P變換；經(jīng)S/P變換的信號輸出到鎖存器(2’)的輸入端，并經(jīng)鎖存器(2’)的輸出到P/S變換電路(3’)輸入端；經(jīng)P/S變換電路(3’)變換后的輸出端即為分路器的低速碼流輸出信號。
全文摘要
本發(fā)明公開一種可變碼速的復(fù)用分路器及復(fù)用分路方法,先經(jīng)串入/并出移位寄存器將輸入串行碼流變換為并行碼流,再將碼流中的字節(jié)按要求排列,最后經(jīng)并入/串出變換器變換成碼速不同于輸入碼速的串行碼流。復(fù)用分路器中的主要器件是串入/并出移位寄存器、鎖存器和P/S變換器。電路中沒有八選一這樣的器件,時延易于控制,且可做到高速度,減小了實際困難。且可適于更多個輸入碼流的情形。
文檔編號H04L12/50GK1302138SQ9912699
公開日2001年7月4日 申請日期1999年12月24日 優(yōu)先權(quán)日1999年12月24日
發(fā)明者舒曦輝 申請人:華為技術(shù)有限公司