專利名稱：半導(dǎo)體集成電路與降低耗散功率的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體集成電路和降低這種半導(dǎo)體集成電路耗散功率的方法。尤其涉及一種根據(jù)時(shí)鐘信號(hào)的接收而工作的時(shí)鐘同步系統(tǒng)的半導(dǎo)體集成電路，以及降低這種半導(dǎo)體集成電路功耗的方法。
近來(lái)，半導(dǎo)體集成電路的耗散功率不斷增大。已經(jīng)多方努力來(lái)減小耗散功率。作為考慮輸入信號(hào)間相關(guān)的有效方法，一種方法是將二進(jìn)制補(bǔ)碼表示轉(zhuǎn)變?yōu)榉?hào)-絕對(duì)值表示來(lái)進(jìn)行工作以降低耗散功率，一種方法是改變輸入信號(hào)的次序來(lái)降低耗散功率，等等(IEEE 1994 Custom IntegratedCircuits Conference，12.1.1-12.1-8，pp259-266)。
然而，二進(jìn)制補(bǔ)碼表示主要適合于算術(shù)運(yùn)算一類的信號(hào)處理。因此，在基于符號(hào)-絕對(duì)值表示進(jìn)行信號(hào)處理的情況下，不僅工作部分的設(shè)計(jì)、而且信號(hào)處理控制電路的設(shè)計(jì)都變得復(fù)雜。在改變輸入信號(hào)次序的情況下，問題在于除了信號(hào)處理電路的復(fù)雜設(shè)計(jì)外，還要求有記憶輸入信號(hào)的功能。
本發(fā)明的第一方面針對(duì)一種半導(dǎo)體集成電路，該電路含有一個(gè)其功耗將被降低的耗散功率降低部分；一個(gè)上次輸入存儲(chǔ)部分，用來(lái)存儲(chǔ)將要輸入到耗散功率降低部分的上次輸入信號(hào)的各位；一個(gè)反相判定部分，當(dāng)上次輸入信號(hào)輸入到耗散功率降低部分后，根據(jù)接收到的存儲(chǔ)于上次輸入存儲(chǔ)部分的上次輸入信號(hào)和將要輸入到耗散功率降低部分的含當(dāng)前輸入信號(hào)的各位，來(lái)判定當(dāng)前輸入的每位是否反相，以便根據(jù)當(dāng)前輸入和上次輸入的每位的狀態(tài)來(lái)減小耗散功率降低部分的功耗；還包括一個(gè)反相部分，在接收到當(dāng)前輸入和由反相判定部分得到的判定結(jié)果后，將當(dāng)前輸入本身或基于判定結(jié)果由當(dāng)前輸入反相得到的信號(hào)輸出到耗散功率降低部分。
本發(fā)明的第二方面針對(duì)此種半導(dǎo)體集成電路，其中反相判定部分含有一個(gè)比較部分，用來(lái)比較當(dāng)前輸入和上次輸入信號(hào)的那些互相對(duì)應(yīng)各位的狀態(tài)，并輸出比較的結(jié)果；還包括一個(gè)計(jì)數(shù)部分，在接收到比較結(jié)果時(shí)，根據(jù)當(dāng)前輸入和上次輸入信號(hào)的那些互相對(duì)應(yīng)而具有相同電平的位數(shù)比預(yù)置數(shù)大還是小，來(lái)判定當(dāng)前輸入信號(hào)的每一位是否要反相。
本發(fā)明的第三方面針對(duì)此種半導(dǎo)體集成電路，其中反相判定部分包括一個(gè)組合儲(chǔ)存部分，用來(lái)預(yù)先存儲(chǔ)當(dāng)前輸入各位狀態(tài)和當(dāng)前輸入反相時(shí)得到的上次輸入的各位狀態(tài)的第一組合，以及當(dāng)前輸入的各位狀態(tài)和當(dāng)前輸入不反相時(shí)得到的上次輸入的各位狀態(tài)的第二組合，并根據(jù)當(dāng)前輸入的各位狀態(tài)和上次輸入的各位狀態(tài)是否適合于第一或第二組合，來(lái)判定當(dāng)前輸入的每一位是否要反相。
本發(fā)明的第四方面針對(duì)一種半導(dǎo)體集成電路，包括一個(gè)其功耗將被降低的耗散功率降低部分，并可將所有內(nèi)部節(jié)點(diǎn)置于一個(gè)恒定電平；一個(gè)反相判定部分，在耗散功率降低部分的所有內(nèi)部節(jié)點(diǎn)設(shè)置為一個(gè)恒定電平后，用來(lái)接收將要輸入到耗散功率降低部分的當(dāng)前輸入的各位，并用來(lái)判定當(dāng)前輸入的每一位是否要反相，以便根據(jù)當(dāng)前輸入的每一位的狀態(tài)來(lái)減小耗散功率降低部分的功耗；以及一個(gè)反相部分，在接收到當(dāng)前輸入和由反相判定部分得到的判定結(jié)果后，將當(dāng)前輸入本身或根據(jù)判定結(jié)果由當(dāng)前輸入反相后得到的信號(hào)輸出到耗散功率降低部分。
本發(fā)明的第五方面針對(duì)此種半導(dǎo)體集成電路，其中反相判定部分接收當(dāng)前輸入的電平相同的各位，并根據(jù)這些位的位數(shù)是否高于預(yù)置數(shù)，來(lái)決定當(dāng)前輸入的每一位是否要反相。
本發(fā)明的第六方面針對(duì)此種半導(dǎo)體集成電路，其中反相判定部分包括一個(gè)組合儲(chǔ)存部分，用來(lái)預(yù)先存儲(chǔ)當(dāng)前輸入反相后得到的當(dāng)前輸入的各位狀態(tài)的第一組合，以及在當(dāng)前輸入不反相時(shí)得到的當(dāng)前輸入的各位狀態(tài)的第二組合，并根據(jù)當(dāng)前輸入的位狀態(tài)是否適用于第一組合或第二組合，來(lái)判定當(dāng)前輸入的每一位是否要反相。
本發(fā)明的第七方面針對(duì)一種半導(dǎo)體集成電路，第一和第二種結(jié)構(gòu)的至少一種與其串聯(lián)連接，第一種結(jié)構(gòu)包含其耗散功率將被減小的第一耗散功率降低部分；一個(gè)上次輸入儲(chǔ)存部分，用來(lái)儲(chǔ)存將要輸入到第一耗散功率降低部分的上次輸入信號(hào)的各位；一個(gè)第一反相判定部分，當(dāng)上次輸入信號(hào)輸入到第一耗散功率降低部分后，根據(jù)接收到的儲(chǔ)存于上次輸入存儲(chǔ)部分的上次輸入信號(hào)和將要輸入到第一耗散功率降低部分的第一當(dāng)前輸入信號(hào)的各位，來(lái)判定第一當(dāng)前輸入的每一位是否要反相，以便根據(jù)第一當(dāng)前輸入和上次輸入的每一位的狀態(tài)來(lái)減小第一耗散功率降低部分的功耗；以及一個(gè)第一反相部分，根據(jù)接收到的第一當(dāng)前輸入和由第一反相判定部分得到的判定結(jié)果，將第一當(dāng)前輸入本身或根據(jù)判定結(jié)果由第一當(dāng)前輸入反相得到的信號(hào)輸出到第一耗散功率降低部分；第二結(jié)構(gòu)包含一個(gè)其功耗將被減小的第二耗散功率降低部分，并能將所有內(nèi)部節(jié)點(diǎn)設(shè)置到一恒定電平；一個(gè)第二反相判定部分，當(dāng)?shù)诙纳⒐β式档筒糠值乃袃?nèi)部節(jié)點(diǎn)都設(shè)置為恒定電平后，用來(lái)接收將要輸入到第二耗散功率接收部分的第二當(dāng)前輸入的各位，并判定第二當(dāng)前輸入的每一位是否要反相，以便根據(jù)第二當(dāng)前輸入的每一位的狀態(tài)來(lái)減小第二耗散功率降低部分的功耗；以及一個(gè)第二反相部分，在接收到第二當(dāng)前輸入和由第二反相判定部分得到的判定結(jié)果時(shí)，將第二當(dāng)前輸入本身或根據(jù)判定結(jié)果由第二當(dāng)前輸入反相得到的信號(hào)輸出到第二耗散功率降低部分；其中，在第一級(jí)具有第一或第二結(jié)構(gòu)的第二耗散功率降低部分的輸出，作為第一或第二當(dāng)前輸入信號(hào)輸入到在第二級(jí)的第一或第二反相判定部分和第一或第二反相部分。
本發(fā)明的第八方面針對(duì)這種半導(dǎo)體集成電路，還包括另一反相部分，在接收到耗散功率降低部分的輸出和由反相判定部分得到的判定結(jié)果時(shí)，將耗散功率降低部分輸出本身或根據(jù)判定結(jié)果由耗散功率降低部分輸出反相得到的信號(hào)輸出。
本發(fā)明的第九方面針對(duì)一種其耗散功率降低部分是一個(gè)加法器的半導(dǎo)體集成電路。
本發(fā)明的第十方面針對(duì)這種半導(dǎo)體集成電路，其耗散功率降低部分還接收判定結(jié)果，并含有一個(gè)只有當(dāng)反相部分將當(dāng)前輸入反相時(shí)才使用的反相電路，以及根據(jù)判定結(jié)果對(duì)采用反相電路處理當(dāng)前輸入或不采用反相電路處理當(dāng)前輸入的情況進(jìn)行選擇。
本發(fā)明的第十一方面針對(duì)一種其耗散功率降低部分是一個(gè)乘法器的半導(dǎo)體集成電路。
本發(fā)明的第十二方面針對(duì)這種半導(dǎo)體集成電路，還包括一個(gè)用來(lái)輸出當(dāng)前輸入信號(hào)的存儲(chǔ)器和一個(gè)用來(lái)接收另一反相部分輸出的微處理器，其耗散功率降低部分是存儲(chǔ)器和微處理器之間的總線。
本發(fā)明的第十三方面針對(duì)這種半導(dǎo)體集成電路，還包括一個(gè)用于輸出當(dāng)前輸入的高速緩沖存儲(chǔ)器和一個(gè)用來(lái)接收另一反相部分輸出的CPU，其耗散功率降低部分是高速緩沖存儲(chǔ)器和CPU之間的總線。
本發(fā)明的第十四方面針對(duì)這種半導(dǎo)體集成電路，還包括另一反相部分，在接收到耗散功率降低部分的輸出和從反相判定部分得到的判定結(jié)果時(shí)，將耗散功率降低部分的輸出本身或根據(jù)判定結(jié)果由耗散功率降低部分輸出反相得到的信號(hào)輸出。
本發(fā)明的第十五方面針對(duì)這種半導(dǎo)體集成電路，其中耗散功率降低部分是一個(gè)加法器。
本發(fā)明的第十六方面針對(duì)這種半導(dǎo)體集成電路，其耗散功率降低部分還接收判定結(jié)果，且含有一個(gè)只有當(dāng)反相部分將當(dāng)前輸入反相時(shí)才使用的反相電路，以及根據(jù)判定結(jié)果，對(duì)采用反相電路處理當(dāng)前輸入或不采用反相電路處理當(dāng)前輸入的情況進(jìn)行選擇。
本發(fā)明的第十七方面針對(duì)這種半導(dǎo)體集成電路，其中耗散功率降低部分是一個(gè)乘法器。
本發(fā)明的第十八方面針對(duì)這種半導(dǎo)體集成電路，還包括一個(gè)用于輸出當(dāng)前輸入的存儲(chǔ)器和一個(gè)用于接收另一反相部分輸出的微處理器，其耗散功率降低部分是存儲(chǔ)器和微處理器之間的總線。
本發(fā)明的第十九方面針對(duì)這種半導(dǎo)體集成電路，還包括一個(gè)用于輸出當(dāng)前輸入的高速緩沖存儲(chǔ)器和一個(gè)用于接收另一反相部分輸出的CPU，其耗散功率降低部分是高速緩沖存儲(chǔ)器和CPU之間的總線。
根據(jù)本發(fā)明的第一方面，當(dāng)前輸入的每一位通過(guò)反相判定部分和第一反相部分進(jìn)行反相以減小耗散功率降低部分的功耗。因此，半導(dǎo)體集成電路的功耗可被降低。
根據(jù)本發(fā)明的第二方面，計(jì)數(shù)部分和比較部分可以給第一反相部分一個(gè)指令，通過(guò)將當(dāng)前輸入的每一位反相來(lái)減小耗散功率降低部分的功耗。
根據(jù)本發(fā)明第三方面，組合存儲(chǔ)部分可以給第一反相部分一個(gè)指令，通過(guò)將當(dāng)前輸入的每一位反相來(lái)減小耗散功率降低部分的功耗。
根據(jù)本發(fā)明的第四方面，能將所有內(nèi)部節(jié)點(diǎn)設(shè)置成一個(gè)恒定電平的耗散功率降低部分的功耗可利用反相判定部分和第一反相部分將當(dāng)前輸入的每一位反相來(lái)減小。
根據(jù)本發(fā)明的第五方面，可以給第一反相部分一個(gè)指令，僅根據(jù)當(dāng)前輸入而將當(dāng)前輸入的每一位反相來(lái)減小耗散功率降低部分的功耗。
根據(jù)本發(fā)明第六方面，組合存儲(chǔ)部分可以給第一反相部分一個(gè)指令，僅根據(jù)當(dāng)前輸入而將當(dāng)前輸入的每一位反相來(lái)減小耗散功率降低部分的功耗。
根據(jù)本發(fā)明的第七方面，串聯(lián)連接的各個(gè)耗散功率降低部分的功耗可被減小。
根據(jù)本發(fā)明的第八方面，本發(fā)明可適用于輸入反相后的當(dāng)前輸入所得處理結(jié)果與輸入當(dāng)前輸入自身所得處理結(jié)果具有反相關(guān)系的耗散功率降低部分。
根據(jù)本發(fā)明的第九方面，本發(fā)明適用于加法器，以使其耗散功率能夠減小。
根據(jù)本發(fā)明的第十方面，利用反相電路對(duì)反相的當(dāng)前輸入進(jìn)行處理而使功耗能夠減小。
根據(jù)本發(fā)明的第十一方面，本發(fā)明適用于乘法器，以使其耗散功率能夠減小。
根據(jù)本發(fā)明的第十二方面，本發(fā)明適用于存儲(chǔ)器和微處理器之間的總線，以使其耗散功率能夠減小。
根據(jù)本發(fā)明的第十三方面，本發(fā)明適用于高速緩沖存儲(chǔ)器和CPU之間的總線，以使其耗散功率能夠減小。
根據(jù)本發(fā)明的第十四方面，本發(fā)明可適用于輸入反相后的當(dāng)前輸入所得處理結(jié)果與輸入當(dāng)前輸入自身所得處理結(jié)果具有反相關(guān)系的耗散功率降低部分。
根據(jù)本發(fā)明的第十五方面，本發(fā)明適用于加法器，以使其耗散功率能夠減小。
根據(jù)本發(fā)明的第十六方面，利用反相電路對(duì)反相的當(dāng)前輸入進(jìn)行處理，以使其功耗能夠減小。
根據(jù)本發(fā)明的第十七方面，本發(fā)明適用于乘法器，以使其耗散功率能夠減小。
根據(jù)本發(fā)明的第十八方面，本發(fā)明適用于存儲(chǔ)器和微處理器之間的總線，以使其耗散功率能夠減小。
根據(jù)本發(fā)明的第十九方面，本發(fā)明適用于高速緩沖存儲(chǔ)器和CPU之間的總線，以使其耗散功率能夠減小。
為了解決上述問題，本發(fā)明的一個(gè)目標(biāo)是提供一種半導(dǎo)體集成電路和一種基于二進(jìn)制補(bǔ)碼表示而不改變輸入信號(hào)次序進(jìn)行信號(hào)處理來(lái)降低功耗的方法。
通過(guò)以下結(jié)合附圖對(duì)本發(fā)明的詳細(xì)描述，本發(fā)明的這些和其他方面、特點(diǎn)、方法和優(yōu)點(diǎn)將變得更加清晰。


圖1是展示依據(jù)本發(fā)明第一實(shí)施例的半導(dǎo)體集成電路結(jié)構(gòu)主要部分的方框圖；圖2是表示觸發(fā)器11和13實(shí)例的電路圖；圖3是表示一個(gè)鎖存器24實(shí)例的電路圖；圖4是表示一個(gè)鎖存器25實(shí)例的電路圖；圖5是表示一個(gè)寄存器21實(shí)例的電路圖；圖6是表示用于寄存器21的一個(gè)觸發(fā)器電路結(jié)構(gòu)圖；圖7是表示一個(gè)比較器22實(shí)例的電路圖；圖8是表示一個(gè)零計(jì)數(shù)器23實(shí)例的電路圖；圖9是表示一個(gè)全加法器結(jié)構(gòu)的電路圖；圖10是表示一個(gè)邏輯塊12結(jié)構(gòu)的電路圖；圖11是表示圖1所示半導(dǎo)體集成電路信號(hào)的時(shí)序圖；圖12是展示依據(jù)本發(fā)明第二實(shí)施例的半導(dǎo)體集成電路結(jié)構(gòu)主要部分的方框圖；圖13是表示查找表26實(shí)例的圖表；圖14是表示圖12所示半導(dǎo)體集成電路中信號(hào)的時(shí)序圖；圖15是展示依據(jù)本發(fā)明第三實(shí)施例的半導(dǎo)體集成電路結(jié)構(gòu)主要部分的方框圖；圖16是表示圖15所示半導(dǎo)體集成電路中信號(hào)的時(shí)序圖；圖17是是展示依據(jù)本發(fā)明第四實(shí)施例的半導(dǎo)體集成電路結(jié)構(gòu)主要部分的方框圖；圖18是表示查找表27實(shí)例的圖表；圖19表示圖17所示半導(dǎo)體集成電路中信號(hào)的時(shí)序圖；圖20是展示依據(jù)本發(fā)明第五實(shí)施例的半導(dǎo)體集成電路結(jié)構(gòu)主要部分的方框圖；圖21是表示圖20中異或電路4的操作；圖22是展示依據(jù)本發(fā)明第六實(shí)施例含有加法器的半導(dǎo)體集成電路結(jié)構(gòu)主要部分的方框圖；圖23(a)和23(b)分別表示加法器16的一般表達(dá)式和一個(gè)計(jì)算實(shí)例；
圖24是展示依據(jù)本發(fā)明第七實(shí)施例的含有乘法器的半導(dǎo)體集成電路結(jié)構(gòu)主要部分的方框圖；圖25是表示一個(gè)乘法器17結(jié)構(gòu)的框圖；圖26是表示一個(gè)選擇器17e結(jié)構(gòu)的框圖；圖27(a)和27(b)分別表示乘法器17的一般表達(dá)式和一個(gè)計(jì)算實(shí)例；圖28是展示依據(jù)本發(fā)明第八實(shí)施例的含有總線的半導(dǎo)體集成電路結(jié)構(gòu)主要部分的方框圖；圖29是展示依據(jù)本發(fā)明第九實(shí)施例含有總線18的半導(dǎo)體集成電路結(jié)構(gòu)主要部分的方框圖；圖30是展示依據(jù)本發(fā)明的減小半導(dǎo)體集成電路功耗的一種方法的流程圖；第一實(shí)施例圖1是展示依據(jù)本發(fā)明第一實(shí)施例的半導(dǎo)體集成電路結(jié)構(gòu)主要部分的方框圖。如圖1所示，依據(jù)本發(fā)明的半導(dǎo)體集成電路含有一個(gè)時(shí)鐘同步系統(tǒng)10和一個(gè)控制部分20。
首先要描述的是時(shí)鐘同步系統(tǒng)10。時(shí)鐘同步系統(tǒng)10包括一個(gè)用作反相部分的觸發(fā)器11，一個(gè)用作其功耗將被減小的功耗降低部分的邏輯塊12，以及一個(gè)用作反相部分的觸發(fā)器13。觸發(fā)器11接收輸入信號(hào)1、時(shí)鐘信號(hào)3，以及控制部件20的節(jié)點(diǎn)20a的信號(hào)。輸入信號(hào)1有n位(n為整數(shù))。觸發(fā)器11具有普通觸發(fā)器保持輸入信號(hào)1與時(shí)鐘信號(hào)3的邊沿同步的功能，以及將輸入信號(hào)1本身或?qū)?yīng)于節(jié)點(diǎn)20a信號(hào)的值將輸入信號(hào)1反相所得信號(hào)輸出到節(jié)點(diǎn)10b的功能。節(jié)點(diǎn)20a的信號(hào)指示輸入信號(hào)是否要要反相。節(jié)點(diǎn)1Oa在時(shí)鐘信號(hào)3的一個(gè)周期內(nèi)保持輸入信號(hào)1。輸入信號(hào)1和相應(yīng)于輸入信號(hào)1的節(jié)點(diǎn)1Oa的信號(hào)此后便稱為當(dāng)前輸入。
邏輯塊12接收節(jié)點(diǎn)10b的信號(hào)和控制部分20的節(jié)點(diǎn)20b的信號(hào)。該邏輯塊12含有一個(gè)僅在節(jié)點(diǎn)10b的信號(hào)是將信號(hào)1反相得到的信號(hào)情況下才使用的電路(此后便稱為反相電路12a)。節(jié)點(diǎn)20b的信號(hào)指出節(jié)點(diǎn)10b的信號(hào)是否由輸入信號(hào)1反相所得。根據(jù)節(jié)點(diǎn)20b的信號(hào)值，確定節(jié)點(diǎn)10b的信號(hào)采用或不采用電路12a來(lái)反相進(jìn)行處理，并將處理結(jié)果輸出到節(jié)點(diǎn)10c。
觸發(fā)器13接收節(jié)點(diǎn)10c的信號(hào)、時(shí)鐘信號(hào)3和節(jié)點(diǎn)20c的信號(hào)。觸發(fā)器13具有普通觸發(fā)器保持節(jié)點(diǎn)10c的信號(hào)與時(shí)鐘信號(hào)3的邊沿同步的功能，以及將節(jié)點(diǎn)10c的信號(hào)本身或相應(yīng)于節(jié)點(diǎn)20c信號(hào)的值將節(jié)點(diǎn)10c的信號(hào)反相所得信號(hào)輸出到節(jié)點(diǎn)10d的功能。節(jié)點(diǎn)20c的信號(hào)指出節(jié)點(diǎn)10b的信號(hào)是否由輸入信號(hào)1反相所得。節(jié)點(diǎn)10d的信號(hào)是輸出信號(hào)2。
下面來(lái)描述控制部分20?？刂撇糠?0含有一個(gè)用作上次輸入儲(chǔ)存部分的寄存器21，一個(gè)比較器22，一個(gè)用作計(jì)數(shù)部分的零計(jì)數(shù)器23，一個(gè)鎖存器24和一個(gè)鎖存器25。比較器22和零計(jì)數(shù)器23形成反相判定部分。計(jì)數(shù)器21接收時(shí)鐘信號(hào)3和節(jié)點(diǎn)10a的信號(hào)，以先于時(shí)鐘信號(hào)3一個(gè)周期保存節(jié)點(diǎn)10a的信號(hào)。由寄存器21保存的信號(hào)此后便稱為上次輸入。比較器22接收當(dāng)前輸入和上次輸入，將當(dāng)前輸入的每一位與每一上次輸入的每一位進(jìn)行比較。零計(jì)數(shù)器23接收由比較器22所得的結(jié)果，根據(jù)比較結(jié)果計(jì)算當(dāng)前輸入和上次輸入的互相對(duì)應(yīng)的電平相同的位數(shù)，并根據(jù)計(jì)算出的位數(shù)和預(yù)定值之間的關(guān)系對(duì)節(jié)點(diǎn)20a輸出一個(gè)“H”或“L”電平的信號(hào)。鎖存器24接收時(shí)鐘信號(hào)3和節(jié)點(diǎn)20a信號(hào)，以保持節(jié)點(diǎn)20a信號(hào)對(duì)時(shí)鐘信號(hào)3的響應(yīng)，并將保持信號(hào)輸出到節(jié)點(diǎn)20b。鎖存器25接收時(shí)鐘信號(hào)3和節(jié)點(diǎn)20b信號(hào)，以保持節(jié)點(diǎn)20b的信號(hào)對(duì)時(shí)鐘信號(hào)3的響應(yīng)，并將所保持的信號(hào)輸出到節(jié)點(diǎn)20c。
圖2是表示觸發(fā)器11和13實(shí)例的電路圖。觸發(fā)器11和13具有同樣的電路結(jié)構(gòu)。形成互補(bǔ)晶體管11a和11d的PMOS和NMOS晶體管的柵極接收時(shí)鐘信號(hào)3。反相器11b和11e用來(lái)維持信號(hào)。異或電路11c輸入節(jié)點(diǎn)11g和節(jié)點(diǎn)11h的信號(hào)。如果節(jié)點(diǎn)11h信號(hào)是“L”電平，異或電路11c則等效于一個(gè)緩沖器。因此，異或電路11c輸出節(jié)點(diǎn)11g的信號(hào)本身。如果節(jié)點(diǎn)11h信號(hào)為“H”電平，異或電路11c則等效于一個(gè)反相器。因此，異或電路11c將節(jié)點(diǎn)11g的信號(hào)反相輸出。觸發(fā)器11和13按輸入信號(hào)1的位寬n準(zhǔn)備。如圖1和2所示，觸發(fā)器11的結(jié)構(gòu)中節(jié)點(diǎn)11f接收輸入信號(hào)1，節(jié)點(diǎn)11g連接到節(jié)點(diǎn)10a(包括未表示出的情況)，節(jié)點(diǎn)11h連接到節(jié)點(diǎn)20a，以及節(jié)點(diǎn)11i連接到節(jié)點(diǎn)10b。在觸發(fā)器13中，節(jié)點(diǎn)11f連接到節(jié)點(diǎn)10c，節(jié)點(diǎn)11h連接到節(jié)點(diǎn)20c，節(jié)點(diǎn)11i連接到節(jié)點(diǎn)10d.。
圖3是表示鎖存器24實(shí)例的電路圖。參見圖1和3，如果時(shí)鐘3是“L”電平，互補(bǔ)晶體管24a導(dǎo)通來(lái)讀取節(jié)點(diǎn)20a的信號(hào)，如果時(shí)鐘3是“H”電平，互補(bǔ)晶體管24a不通，而反相器24b維持時(shí)鐘信號(hào)3為“L”電平時(shí)讀取的信號(hào)，并向節(jié)點(diǎn)20b輸出維持信號(hào)。圖4是表示鎖存器25實(shí)例的電路圖。參見圖1和4，如果時(shí)鐘信號(hào)3是“H”電平，互補(bǔ)晶體管25a導(dǎo)通來(lái)讀取節(jié)點(diǎn)20b的信號(hào)，如果時(shí)鐘3是“L”電平，則不通，而反相器25b維持時(shí)鐘信號(hào)3是“H”電平時(shí)讀取的信號(hào)，對(duì)節(jié)點(diǎn)20c輸出維持信號(hào)。鎖存器24和25按輸入信號(hào)1的位寬n準(zhǔn)備。
圖5是表示寄存器21實(shí)例的電路圖。寄存器21具有按輸入信號(hào)1的位寬n設(shè)置的觸發(fā)電路。圖6表示該觸發(fā)電路的框圖。觸發(fā)電路由鎖存器24和25組合形成。
圖7是表示比較器22實(shí)例的電路圖。比較器22具有按輸入信號(hào)1的位寬n設(shè)置的異或電路。如果上次輸入和當(dāng)前輸入相同，則比較器22輸出“L”電平的信號(hào)，而如果上次輸入和當(dāng)前輸入互不相同，則比較器22輸出為“H”電平的信號(hào)。
圖8是表示零計(jì)數(shù)器23實(shí)例的電路圖。零計(jì)數(shù)器23含有一個(gè)全加器。在圖8所示的零計(jì)數(shù)器中，假定輸入信號(hào)1有八位。當(dāng)八位的一半以上(即4位或更多位)為“H”電平時(shí)，則輸出“H”電平的信號(hào)。圖9是表示全加器結(jié)構(gòu)的電路圖。
圖10是表示邏輯塊12結(jié)構(gòu)的電路圖。邏輯塊12含有上述反相電路12a。如果節(jié)點(diǎn)20b的值為“L”電平，即節(jié)點(diǎn)10b的信號(hào)是真實(shí)的輸入信號(hào)1，邏輯塊12不必采用反相電路12a處理節(jié)點(diǎn)10b的信號(hào)。當(dāng)節(jié)點(diǎn)20b的值為“H”電平，即節(jié)點(diǎn)10b的信號(hào)是將輸入信號(hào)1反相所得時(shí)，則邏輯塊12采用反相電路12a處理節(jié)點(diǎn)10b的信號(hào)。
圖30表示依據(jù)本發(fā)明的一種減小半導(dǎo)體集成電路功耗方法的流程圖。其步驟如下在步驟100將上次輸入預(yù)先儲(chǔ)存在寄存器21內(nèi)；在步驟101，在接收到儲(chǔ)存于寄存器21中的上次輸入和在上次輸入輸入到邏輯塊12之后將要輸入到邏輯塊12的當(dāng)前輸入信號(hào)的各位后，根據(jù)當(dāng)前輸入和上次輸入每一位狀態(tài)，判是否要將當(dāng)前輸入的每一位反相以便減小邏輯塊12的功耗；在步驟102，如果邏輯塊12的功耗要通過(guò)當(dāng)前輸入的反相而減小，則將當(dāng)前輸入的每一位反相；在步驟103，當(dāng)前輸入傳送到邏輯塊12；在步驟104，將該當(dāng)前輸入作為上次輸入存儲(chǔ)在寄存器21內(nèi)，步驟104可置于節(jié)點(diǎn)105上。
下面參照表示信號(hào)流的圖11的時(shí)序圖來(lái)描述降低功耗的方法。在T1時(shí)刻，當(dāng)時(shí)鐘3的電平從“L”變到“H”時(shí)，觸發(fā)器11讀取輸入信號(hào)1a。讀取的該輸入信號(hào)1a輸出到節(jié)點(diǎn)10a。節(jié)點(diǎn)10a的該信號(hào)是當(dāng)前輸入。將該當(dāng)前輸入送到在控制部分20中提供的比較器22。
比較器22將當(dāng)前輸入與寄存器21保存的上次輸入進(jìn)行比較，將比較結(jié)果輸出到節(jié)點(diǎn)20d。比較器22對(duì)每位進(jìn)行比較。如果當(dāng)前輸入和上次輸入具有同樣的值，電平為“L”的信號(hào)輸出到節(jié)點(diǎn)20d。如果當(dāng)前輸入和上次輸入具有不同的值，則輸出到節(jié)點(diǎn)20d的將是“H”電平的信號(hào)。節(jié)點(diǎn)20d的該信號(hào)傳送到零計(jì)數(shù)器23。
然后，零計(jì)數(shù)器23計(jì)算節(jié)點(diǎn)20d的信號(hào)中電平為“L”的位數(shù)。根據(jù)所得計(jì)數(shù)是否大于預(yù)定數(shù)，電平為“L”或“ H”的信號(hào)便輸出到節(jié)點(diǎn)20a。例如，在輸入信號(hào)1有8位的情況下，圖8所示的零計(jì)數(shù)器23確定為輸入信號(hào)1的一半位數(shù)，即4比特。如果節(jié)點(diǎn)20d的信號(hào)“L”電平的位數(shù)少于4，則對(duì)節(jié)點(diǎn)20a輸出“L”電平的信號(hào)。如果節(jié)點(diǎn)20d的信號(hào)“H”電平的位數(shù)等于或大于4，則“H”電平的信號(hào)輸出到節(jié)點(diǎn)20a。節(jié)點(diǎn)20a的信號(hào)傳送到鎖存器24和時(shí)鐘同步系統(tǒng)10提供的觸發(fā)器11。
如果節(jié)點(diǎn)20a的信號(hào)為“L”電平，觸發(fā)器11不會(huì)將輸入信號(hào)1反相。如果節(jié)點(diǎn)20a的信號(hào)為“H”電平，則觸發(fā)器11將輸入信號(hào)1反相。當(dāng)時(shí)鐘信號(hào)3為“H”電平時(shí)，鎖存器24不導(dǎo)通，因此，節(jié)點(diǎn)20b不會(huì)改變。
在T2時(shí)刻，當(dāng)時(shí)鐘信號(hào)3設(shè)置到“L”電平時(shí)，觸發(fā)器11通過(guò)節(jié)點(diǎn)10b將輸入信號(hào)1輸出到邏輯塊12。鎖存器24導(dǎo)通而將節(jié)點(diǎn)20a的信號(hào)輸出到節(jié)點(diǎn)20b。節(jié)點(diǎn)20b的信號(hào)傳送到邏輯塊12。根據(jù)節(jié)點(diǎn)20b的信號(hào)電平為“L”還是“H”，邏輯塊12能夠判定節(jié)點(diǎn)10b的信號(hào)是否是由輸入信號(hào)1反相所得。如果節(jié)點(diǎn)20b的信號(hào)為“ L”電平，即節(jié)點(diǎn)10b的信號(hào)是確切的輸入信號(hào)1，邏輯塊12不采用反相電路12a來(lái)處理節(jié)點(diǎn)10b的信號(hào)，并將處理過(guò)的信號(hào)輸出到節(jié)點(diǎn)10c。如果節(jié)點(diǎn)20b的信號(hào)為“H”電平，即節(jié)點(diǎn)10b的信號(hào)是將輸入信號(hào)1反相所得的信號(hào)，則邏輯塊12采用反相電路12a處理節(jié)點(diǎn)10b的信號(hào)，并將處理過(guò)的信號(hào)輸出到節(jié)點(diǎn)10c。邏輯塊12可能含有一種電路結(jié)構(gòu)，其中利用反相電路12a處理節(jié)點(diǎn)10b的信號(hào)所得到的節(jié)點(diǎn)10c的信號(hào)值，等于將不用反相電路12a處理節(jié)點(diǎn)10b信號(hào)所得到的節(jié)點(diǎn)10c信號(hào)值反相的所得值。根據(jù)本實(shí)施例，邏輯塊12含有這樣一種電路結(jié)構(gòu)。寄存器21讀取當(dāng)前輸入。當(dāng)時(shí)鐘信號(hào)3在下一個(gè)時(shí)刻T3設(shè)置到電平“L”時(shí)，該讀取的當(dāng)前輸入用來(lái)作為上次輸入。當(dāng)時(shí)鐘信號(hào)3為電平“L”時(shí)，鎖存器25不導(dǎo)通。因此，節(jié)點(diǎn)20c不變。
在時(shí)刻T3，當(dāng)時(shí)鐘信號(hào)3設(shè)置到電平“H”時(shí)，觸發(fā)器13讀取節(jié)點(diǎn)10c的信號(hào)。鎖存器25導(dǎo)通而將節(jié)點(diǎn)20b的信號(hào)輸出到節(jié)點(diǎn)20c。節(jié)點(diǎn)20c信號(hào)送到觸發(fā)器13。
根據(jù)節(jié)點(diǎn)20c的信號(hào)電平是“L”還是“H”，觸發(fā)器13能夠判定邏輯塊12是否采用反相電路12a來(lái)處理節(jié)點(diǎn)10b的信號(hào)并將處理的信號(hào)輸出到節(jié)點(diǎn)10c。如果節(jié)點(diǎn)20c的信號(hào)為“L”電平，即邏輯塊12不采用反相電路12a處理節(jié)點(diǎn)10b的信號(hào)并將處理的信號(hào)輸出到節(jié)點(diǎn)10c。如果節(jié)點(diǎn)20c的信號(hào)為“H”電平，則邏輯塊12便采用反相電路12a處理節(jié)點(diǎn)10b的信號(hào)并將處理的信號(hào)輸出到節(jié)點(diǎn)10c，節(jié)點(diǎn)10c的信號(hào)被反相。
于是，如上所述，利用反相電路12a對(duì)將要從邏輯塊12輸出的節(jié)點(diǎn)10b信號(hào)進(jìn)行處理所得節(jié)點(diǎn)10c的信號(hào)值，等于將不用反相電路12a對(duì)將要從邏輯塊12輸出的節(jié)點(diǎn)10b信號(hào)進(jìn)行處理所得節(jié)點(diǎn)10c信號(hào)值反相的所得值。在邏輯塊12采用反相電路12a處理節(jié)點(diǎn)10b的信號(hào)而將處理過(guò)的信號(hào)輸出到節(jié)點(diǎn)10c的情況下，觸發(fā)器13將節(jié)點(diǎn)10c的信號(hào)反相。因此，在邏輯塊12不采用或采用反相電路12a輸入并處理輸入信號(hào)1的情況下，以下將要描述的傳送到節(jié)點(diǎn)10d的輸出信號(hào)2具有相同值。觸發(fā)器11讀取新輸入信號(hào)1b。
在時(shí)刻T4，當(dāng)時(shí)鐘信號(hào)3設(shè)置到電平“L”時(shí)，觸發(fā)器13將節(jié)點(diǎn)10c信號(hào)本身或節(jié)點(diǎn)10c信號(hào)反相所得的信號(hào)輸出到節(jié)點(diǎn)10d。
零計(jì)數(shù)器23得到的計(jì)數(shù)表示上次輸入和當(dāng)前輸入具有不同值的位數(shù)。工作門的數(shù)目通常隨著上次輸入接近當(dāng)前輸入而變少。功耗因此而降低。在執(zhí)行邏輯塊12(例如，運(yùn)算等等)的處理之前將當(dāng)前輸入與上次輸入進(jìn)行比較。如果當(dāng)前輸入接近上次輸入，則用當(dāng)前輸入本身進(jìn)行運(yùn)算。如果由當(dāng)前輸入反相所得的輸入接近上次輸入，則進(jìn)行反相來(lái)完成處理。這樣，邏輯塊12的功耗可得以減小。如上所述，在一般系統(tǒng)中附加上用來(lái)實(shí)現(xiàn)對(duì)控制部分20、觸發(fā)器11和觸發(fā)器13的信號(hào)進(jìn)行反相功能的部分之后，使得功耗會(huì)比原系統(tǒng)增加更多。如果通過(guò)將輸入反相而減小的功耗量大于因附加部分所增加的功耗量，則總體上功耗可得以降低。
圖12表示根據(jù)本發(fā)明第二實(shí)施例的半導(dǎo)體集成電路結(jié)構(gòu)主要部分的方框圖。圖12中所示的半導(dǎo)體集成電路結(jié)構(gòu)大體上類似于圖1的結(jié)構(gòu)。圖1中所示包括比較器22和零計(jì)數(shù)器23的部分由一個(gè)查找表26代替。
圖13是表示查找表26實(shí)例的框圖。查找表26可以是一個(gè)由一個(gè)DRAM、一個(gè)SRAM或一個(gè)ROM形成的普通存儲(chǔ)器。上次輸入傳送到一個(gè)行譯碼器26a，當(dāng)前輸入傳送到列譯碼器26c。一個(gè)用作組合存儲(chǔ)部分的存儲(chǔ)器陣列26b預(yù)先存儲(chǔ)當(dāng)前輸入位的狀態(tài)和在當(dāng)前輸入反相導(dǎo)致功耗減小情況下得到的上次輸入位的狀態(tài)的組合，以及當(dāng)前輸入位的狀態(tài)和在當(dāng)前輸入未反相導(dǎo)致功耗減小情況下得到的上次輸入位狀態(tài)的組合。在第一種組合情況下，1比特“H”電平的信號(hào)輸出到節(jié)點(diǎn)20a。在第二種組合情況下，1比特“L”電平的信號(hào)輸出到節(jié)點(diǎn)20a。
下面參照?qǐng)D14的時(shí)序圖來(lái)描述信號(hào)流。在T1時(shí)刻，當(dāng)時(shí)鐘信號(hào)3置于“H”電平時(shí)，觸發(fā)器11讀取要輸出到節(jié)點(diǎn)10a的輸入信號(hào)1。節(jié)點(diǎn)10a的信號(hào)是當(dāng)前輸入。該當(dāng)前輸入傳送到由控制部分20提供的查找表26。
然后，查找表26輸入一個(gè)由寄存器21保存的上次輸入作為行地址，而輸入一個(gè)當(dāng)前輸入作為列地址，并將電平為“L”或“H”的位輸出到節(jié)點(diǎn)20a。節(jié)點(diǎn)20a的信號(hào)傳送到鎖存器24和由時(shí)鐘同步系統(tǒng)10提供的觸發(fā)器11。
如果節(jié)點(diǎn)20a為“L”電平，則觸發(fā)器11不會(huì)將輸入信號(hào)1反相。如果節(jié)點(diǎn)20a為“H”電平，則觸發(fā)器11將輸入信號(hào)1反相。當(dāng)時(shí)鐘信號(hào)3為“H”電平時(shí)，則鎖存器24不導(dǎo)通。因此節(jié)點(diǎn)20b不變。
在時(shí)刻T2，當(dāng)時(shí)鐘信號(hào)3為“L”電平時(shí)，進(jìn)行與第一實(shí)施例中相同的處理。
在時(shí)刻T3，當(dāng)時(shí)鐘信號(hào)3為“H”電平時(shí)，進(jìn)行與第一實(shí)施例中相同的處理。
在時(shí)刻T4，當(dāng)時(shí)鐘信號(hào)3為“L”電平時(shí)，進(jìn)行與第一實(shí)施例中相同的處理。如上所述，有可能通過(guò)用查找表26判定是否將輸入信號(hào)反相來(lái)降低功耗。在一般系統(tǒng)中附加上用來(lái)對(duì)控制部分20、觸發(fā)器11和觸發(fā)器13的信號(hào)進(jìn)行反相功能的部分后，使得功耗會(huì)比原系統(tǒng)增加更多。如果通過(guò)將輸入反相而減小的功耗量大于因附加部分所增加的功耗量，則總體上功耗可得以降低。
圖15是表示根據(jù)本發(fā)明第三實(shí)施例的半導(dǎo)體集成電路結(jié)構(gòu)主要部分的方框圖。圖15中表示的半導(dǎo)體集成電路結(jié)構(gòu)大體上類似于圖1的結(jié)構(gòu)。圖1中所示包括寄存器21、比較器22和零計(jì)數(shù)器23的部分由一個(gè)零計(jì)數(shù)器23代替。更確切地說(shuō)，圖1中所示寄存器21和比較器22被移去，零計(jì)數(shù)器23的輸入端連接到節(jié)點(diǎn)10a，而零計(jì)數(shù)器23的輸出端連接到節(jié)點(diǎn)20a。邏輯塊12以邏輯塊14代替。除了邏輯塊14有一個(gè)預(yù)充電方式以及還要接收時(shí)鐘信號(hào)3外，邏輯塊14的內(nèi)部結(jié)構(gòu)大體上與第一實(shí)施例中的相同。
預(yù)充電方式常用來(lái)在邏輯塊14進(jìn)行象運(yùn)算一類的處理之前將它的所有節(jié)點(diǎn)設(shè)置到“L”電平。在本實(shí)施例中，如時(shí)鐘信號(hào)3為“H”電平，則將邏輯塊14的所有節(jié)點(diǎn)設(shè)置到“L”電平。如時(shí)鐘信號(hào)3為“L”電平，則邏輯塊14進(jìn)行如運(yùn)算一類的處理。
下面參照?qǐng)D16中的時(shí)序圖來(lái)描述信號(hào)流。在T1時(shí)刻，當(dāng)時(shí)鐘信號(hào)3置于“H”電平時(shí)，邏輯塊14的所有節(jié)點(diǎn)設(shè)置到“L”電平。觸發(fā)器11讀取將要輸出到節(jié)點(diǎn)10a的輸入信號(hào)1。節(jié)點(diǎn)10a的該信號(hào)是當(dāng)前輸入。該當(dāng)前輸入傳送到控制部分20提供的零計(jì)數(shù)器23。
然后，零計(jì)數(shù)器23計(jì)算節(jié)點(diǎn)10a的當(dāng)前輸入為“L”電平的位數(shù)。根據(jù)計(jì)算數(shù)是否大于預(yù)定數(shù)，電平為“L”或“H”的信號(hào)便輸出到節(jié)點(diǎn)20a。例如，在輸入信號(hào)1為8位的情況下，圖8所示的零計(jì)數(shù)器23確定為輸入信號(hào)1位數(shù)寬度的一半，即為4位。如果節(jié)點(diǎn)20d的“L”電平信號(hào)位數(shù)小于4，則電平為“L”的信號(hào)輸出到節(jié)點(diǎn)20a。如果節(jié)點(diǎn)20d的“H”電平信號(hào)位數(shù)等于或大于4，則電平為“H”的信號(hào)輸出到節(jié)點(diǎn)20a。節(jié)點(diǎn)20a的信號(hào)傳送到鎖存器24和由時(shí)鐘同步系統(tǒng)10提供的觸發(fā)器11。
如果節(jié)點(diǎn)20d的信號(hào)為“L”電平，觸發(fā)器11不會(huì)將輸入信號(hào)反相。如果節(jié)點(diǎn)20d的信號(hào)為“H”電平，則觸發(fā)器11將輸入信號(hào)反相。當(dāng)時(shí)鐘信號(hào)3為“H”電平時(shí)，鎖存器24不導(dǎo)通，因此節(jié)點(diǎn)20b不變。
在時(shí)刻T2，當(dāng)時(shí)鐘信號(hào)3置于“L”電平時(shí)，進(jìn)行與第一實(shí)施例中相同的處理。當(dāng)時(shí)鐘信號(hào)3置于“L”電平時(shí)，邏輯塊14可進(jìn)行如運(yùn)算一類的處理。
在時(shí)刻T3，當(dāng)時(shí)鐘信號(hào)3置于“H”電平時(shí)，進(jìn)行與第一實(shí)施例中相同的處理。此外，邏輯塊14的所有節(jié)點(diǎn)都設(shè)置到“L”電平。
在時(shí)刻T4，當(dāng)時(shí)鐘信號(hào)3置于“L”電平時(shí)，進(jìn)行與第一實(shí)施例中相同的處理。此外，邏輯塊14可進(jìn)行如運(yùn)算一類的處理。
由零計(jì)數(shù)器23得到的計(jì)數(shù)表示當(dāng)前輸入的“L”電平的位數(shù)。邏輯塊14具有預(yù)充電方式。因此，如果輸入信號(hào)1的“L”電平位數(shù)較多，在邏輯塊內(nèi)要充電的節(jié)點(diǎn)數(shù)就較少。于是，功耗被降低。根據(jù)本發(fā)明，當(dāng)前輸入的“L”電平的位數(shù)在邏輯塊14進(jìn)行如運(yùn)算一類的處理前求出。如果準(zhǔn)確的當(dāng)前輸入的“L”電平位數(shù)較大，則用當(dāng)前輸入本身進(jìn)行處理。如果經(jīng)反相的當(dāng)前輸入的“L”電平位數(shù)較大，則將當(dāng)前輸入反相后進(jìn)行處理。這樣，邏輯塊14的功耗即可降低。
在上述含有預(yù)充電方式的邏輯塊14中，要通過(guò)零計(jì)數(shù)器23判定是否要將輸入信號(hào)反相，以使功耗能夠降低。在一般系統(tǒng)中附加上用來(lái)對(duì)控制部分20、觸發(fā)器11和觸發(fā)器13的信號(hào)進(jìn)行反相功能的部分后，使得功耗會(huì)比原系統(tǒng)增加更多。如果通過(guò)將輸入反相而減小的功耗量大于因附加部分所增加的功耗量，則總體上功耗可得以降低。
圖17是表示根據(jù)本發(fā)明第四實(shí)施例的半導(dǎo)體集成電路結(jié)構(gòu)主要部分的方框圖。圖17中表示的半導(dǎo)體集成電路結(jié)構(gòu)大體上類似于圖1的結(jié)構(gòu)。圖1中所示包括寄存器21、比較器22和零計(jì)數(shù)器23的部分由一個(gè)查找表27代替。更確切地說(shuō)，圖1中所示寄存器21、比較器22被移去，查找表27的輸入端連接到節(jié)點(diǎn)10a，而查找表27的輸出端連接到節(jié)點(diǎn)20a。邏輯塊12以邏輯塊14代替。除了邏輯塊14有一個(gè)預(yù)充電方式以及還要接收時(shí)鐘信號(hào)3外，邏輯塊14的內(nèi)部結(jié)構(gòu)大體上與第一實(shí)施例中的相同。
圖18是表示查找表27例子的框圖。查找表27可以是一個(gè)由一個(gè)DRAM，一個(gè)SRAM或一個(gè)ROM形成的普通存儲(chǔ)器。將當(dāng)前輸入傳送到行譯碼器27a。用作組合存儲(chǔ)部分的存儲(chǔ)器陣列27b預(yù)先存儲(chǔ)在當(dāng)前輸入反相導(dǎo)致功耗減小情況下得到的當(dāng)前輸入位狀態(tài)的組合，以及在當(dāng)前輸入未反相導(dǎo)致功耗減小情況下得到的當(dāng)前輸入位狀態(tài)的組合。在第一種組合情況下，1位電平為“H”的信號(hào)輸出到節(jié)點(diǎn)20a。在第二種組合情況下，1位電平為“L”的信號(hào)輸出到節(jié)點(diǎn)20a。
下面參照?qǐng)D19中的時(shí)序圖來(lái)描述信號(hào)流。在T1時(shí)刻，當(dāng)時(shí)鐘信號(hào)3置于“H”電平時(shí)，邏輯塊14的所有節(jié)點(diǎn)設(shè)置為“L”電平。觸發(fā)器11讀取要輸出到節(jié)點(diǎn)10a的輸入信號(hào)1。節(jié)點(diǎn)10a的信號(hào)是當(dāng)前輸入。當(dāng)前輸入傳送到控制部分20提供的查找表27。
然后，查找表27輸入當(dāng)前輸入作為行地址，并將電平為“L”或“H”的位輸出到節(jié)點(diǎn)20a。節(jié)點(diǎn)20a的信號(hào)傳送到鎖存器24和時(shí)鐘同步系統(tǒng)10提供的觸發(fā)器11。
如果節(jié)點(diǎn)20a的信號(hào)為“L”電平，觸發(fā)器11不會(huì)將輸入信號(hào)1反相。如果節(jié)點(diǎn)20a的信號(hào)為“H”電平，則觸發(fā)器11將輸入信號(hào)1反相。當(dāng)時(shí)鐘信號(hào)3為“H”電平時(shí)，鎖存器24不導(dǎo)通。因此，節(jié)點(diǎn)20b不變。
在時(shí)刻T2，當(dāng)時(shí)鐘信號(hào)3置于“L”電平時(shí)，進(jìn)行與第一實(shí)施例中相同的處理。當(dāng)時(shí)鐘信號(hào)3置于“L”電平時(shí)，邏輯塊14可進(jìn)行如運(yùn)算一類的處理。
在時(shí)刻T3，當(dāng)時(shí)鐘信號(hào)3置于“H”電平時(shí)，進(jìn)行與第一實(shí)施例中相同的處理。此外，邏輯塊14的所有節(jié)點(diǎn)都設(shè)置到“L”電平。
在時(shí)刻T4，當(dāng)時(shí)鐘信號(hào)3置于“L”電平時(shí)，進(jìn)行與第一實(shí)施例中相同的處理。此外，邏輯塊14進(jìn)行如運(yùn)算一類的處理。
在上述含有預(yù)充電方式的邏輯塊14中，要采用查找表27判定是否將輸入信號(hào)反相，以便功耗能夠降低。如上所述，在一個(gè)一般系統(tǒng)中附加上用來(lái)對(duì)控制部分20、觸發(fā)器11和觸發(fā)器13的信號(hào)進(jìn)行反相功能的部分后，使得功耗會(huì)比原系統(tǒng)增加更多。如果通過(guò)將輸入反相而減小的功耗量大于因附加部分所增加的功耗量，則總體上功耗可得以降低。
本實(shí)施例的結(jié)構(gòu)具有依據(jù)第一到第四實(shí)施例設(shè)置的多個(gè)結(jié)構(gòu)。圖20是表示根據(jù)本發(fā)明第五實(shí)施例的半導(dǎo)體集成電路結(jié)構(gòu)主要部分的方框圖。在圖20中，每個(gè)邏輯塊15是邏輯塊12或1 4。每個(gè)控制部分20相當(dāng)于第一到第四實(shí)施例描述的任一控制器20。如果邏輯塊15是邏輯塊14，則采用相應(yīng)于第三或第四實(shí)施例的控制器20作為與邏輯塊14節(jié)點(diǎn)20b相連的控制器20。時(shí)鐘同步系統(tǒng)10’包括一個(gè)觸發(fā)器11、邏輯塊15、觸發(fā)器11、邏輯塊15、……，觸發(fā)器11、邏輯塊15、和觸發(fā)器13。
異或電路4接收在第二級(jí)控制部分20的的節(jié)點(diǎn)20c和在第一級(jí)控制部分20的節(jié)點(diǎn)20c。接收在第三級(jí)及之后各級(jí)控制部分20的節(jié)點(diǎn)20c的異或電路4還接收已經(jīng)接收了上一級(jí)控制部分20的節(jié)點(diǎn)20c的異或電路4的輸出節(jié)點(diǎn)20e。已經(jīng)接收了最后一級(jí)控制部分20的節(jié)點(diǎn)20c的異或電路4的輸出節(jié)點(diǎn)20e連接到最后一級(jí)的觸發(fā)器13的節(jié)點(diǎn)11h上。這樣，異或電路4的連接使得邏輯塊15的處理結(jié)果是否反相的信息能夠傳輸?shù)较乱患?jí)。
下面將參照?qǐng)D21對(duì)上述問題作更具體的討論。第一級(jí)控制部分20的節(jié)點(diǎn)20c表示由第一級(jí)邏輯塊15得到的處理結(jié)果是否反相。第二級(jí)控制部分20的節(jié)點(diǎn)20c表示由第二級(jí)邏輯塊15得到的處理結(jié)果是否反相。獲得的第一和第二級(jí)控制部分20節(jié)點(diǎn)20c信號(hào)的異或指明已通過(guò)第一和第二級(jí)邏輯塊15處理的結(jié)果。換句話說(shuō)，如果第一和第二級(jí)控制部分20節(jié)點(diǎn)20c的信號(hào)都為“L”電平，則處理的結(jié)果不反相。因此，電平為“L”的信號(hào)傳送到輸出節(jié)點(diǎn)20e，以便將不反相的處理結(jié)果傳輸?shù)降谌?jí)控制部分。如果第一和第二級(jí)控制部分20節(jié)點(diǎn)20c的信號(hào)有一個(gè)為“H”電平，則處理結(jié)果反相。因此，電平為“H”的信號(hào)傳送到輸出節(jié)點(diǎn)20e，以便將反相的處理結(jié)果傳輸?shù)降谌?jí)控制部分。如果第一和第二級(jí)控制部分20節(jié)點(diǎn)20c的信號(hào)都為“H”電平，則處理結(jié)果反相兩次，實(shí)際是不反相。因此，電平為“L”的信號(hào)傳送到輸出節(jié)點(diǎn)20e，以便將不反相的處理結(jié)果傳輸?shù)降谌?jí)控制部分20。
如上所述，依據(jù)第一到第四之任一實(shí)施例控制部分20和邏輯塊12或14設(shè)置成多級(jí)形式，使得功耗得以降低。這樣，在一般系統(tǒng)中附加上用來(lái)對(duì)控制部分20、觸發(fā)器11和觸發(fā)器13的信號(hào)進(jìn)行反相功能的部分后，使得功耗會(huì)比原系統(tǒng)增加更多。如果通過(guò)將輸入反相而減小的功耗量大于因附加部分所增加的功耗量，則總體上功耗可得以降低。
下面敘述利用加法器的第一和第二實(shí)施例的邏輯塊12的一個(gè)特例。圖22是表示根據(jù)本發(fā)明第六實(shí)施例含有加法器的半導(dǎo)體集成電路結(jié)構(gòu)的主要部分的方框圖。圖22中表示的半導(dǎo)體集成電路結(jié)構(gòu)大體上與圖1或12的結(jié)構(gòu)相同。圖1或12中所示邏輯塊12由一個(gè)加法器16代替。包含輸入A、輸入B和進(jìn)位輸入的輸入信號(hào)相當(dāng)于輸入信號(hào)1。
圖23(a)和23(b)分別表示加法器16的一般表達(dá)式和計(jì)算實(shí)例。加法器16將輸入A、輸入B和1位進(jìn)位輸入相加。如一般表達(dá)式所示，由輸入A、輸入B和進(jìn)位輸入相加的所得值等于反相后的輸入A、輸入B和進(jìn)位輸入相加的所得值再反相所得的值。換句話說(shuō)，加法器16無(wú)需相應(yīng)于反相電路12a的任何部分。
下面來(lái)介紹計(jì)算實(shí)例。在輸入A的值為“11100”、輸入B的值為“00010”以及進(jìn)位輸入值為“1”且節(jié)點(diǎn)20a和20c的信號(hào)為“H”電平的情況下，輸入A、輸入B和進(jìn)位輸入由觸發(fā)器11反相。因此，各自的值變成“00011”、“11101”和“0”。加法器16將輸入A、輸入B和進(jìn)位輸入反相后的值相加。相加所得的值是“00000”。該相加所得的值由觸發(fā)器13反相。因此，輸出信號(hào)2為值“11111”。輸出信號(hào)2的值(即“1111”)等于輸入A、輸入B和進(jìn)位輸入本身相加所得的值。
如上所述，在一般系統(tǒng)中附加上用來(lái)對(duì)控制部分20、觸發(fā)器11和觸發(fā)器13的信號(hào)進(jìn)行反相功能的部分后，使得功耗會(huì)比原系統(tǒng)增加更多。如果通過(guò)將輸入反相而減小的功耗量大于因附加部分所增加的功耗量，則總體上功耗可得以降低。此外，加法器16無(wú)需相應(yīng)于反相電路12a的任何部分。因此，在采用控制部分20情況下得到的加法器16的電路面積等于不采用控制部分20情況下得到的加法器16的電路面積。于是，采用控制部分20引起的整個(gè)半導(dǎo)體電路的電路面積的增加能夠控制到最小。
帶有預(yù)充電方法的加法器16可應(yīng)用到按本發(fā)明第三和第四實(shí)施例的邏輯塊14中。
下面來(lái)討論采用乘法器的本發(fā)明第一和第二實(shí)施例的邏輯塊12的一個(gè)特例。圖24是表示根據(jù)本發(fā)明第七實(shí)施例含有乘法器的半導(dǎo)體集成電路結(jié)構(gòu)的主要部分的方框圖。圖24中表示的半導(dǎo)體集成電路結(jié)構(gòu)大體上與圖1或12的結(jié)構(gòu)相同。圖1或12中所示邏輯塊12由一個(gè)乘法器17代替。含輸入A和輸入B的輸入信號(hào)相當(dāng)于輸入信號(hào)1。
圖25表示乘法器17的結(jié)構(gòu)圖。反相電路12a含有鎖存器17c、加法器17d和選擇器17e。乘法器17包括反相電路12a、乘法器17a和加法器17b。圖26表示選擇器17e的結(jié)構(gòu)圖。
圖27(a)和27(b)分別表示乘法器17的一般表達(dá)式和計(jì)算實(shí)例。乘法器17將輸入A和輸入B一起相乘。如一般表達(dá)式所示，輸入A和輸入B相乘的所得值等于反相后的輸入A、輸入B和進(jìn)位輸入相乘的所得值與輸入A反相的所得值、輸入B反相的所得值和1之總和。
下面介紹計(jì)算實(shí)例。作為例子，輸入A的值為“00001001”，輸入B的值為“11111011”。假定20a和20b的信號(hào)電平為“L”。觸發(fā)器11不會(huì)將輸入A和B反相而將它們輸出到乘發(fā)器17。乘法器17將不反相的輸入A和B相乘，并將相乘結(jié)果輸出到加法器17b。鎖存器17c不導(dǎo)通使得加法器17d提供的一個(gè)門不工作。選擇器17e選擇0輸出到加法器17b。加法器17b將乘法器17a的輸出值和0相加，并將相加結(jié)果輸出到節(jié)點(diǎn)10c。節(jié)點(diǎn)10c的信號(hào)值為“111010011”。
假定節(jié)點(diǎn)20a和20b的信號(hào)為“ H”電平。觸發(fā)器11將輸入A和B反相。輸入A的值為“11110110”，輸入B的值為“00000100”。乘法器17a將反相的輸入A和反相的輸入B一起相乘，并將相乘結(jié)果輸出到加法器17b。乘法器17a的輸出值是“1111011000”。鎖存器17c導(dǎo)通使加法器17d將反相的輸入A、反相的輸入B和1相加，并將相加結(jié)果輸出到選擇器17e。選擇器17e選擇相加所得的值輸出到加法器17b。加法器17b將乘法器17a和選擇器17e的輸出值相加，并將相加結(jié)果輸出到節(jié)點(diǎn)10c。節(jié)點(diǎn)10c的信號(hào)值為“111010011”。
如上所述，在一般系統(tǒng)中附加上用來(lái)對(duì)控制部分20、觸發(fā)器11和觸發(fā)器13的信號(hào)進(jìn)行反相功能的部分后，使得功耗會(huì)比原系統(tǒng)增加更多。如果通過(guò)將輸入反相而減小的功耗量大于因附加部分所增加的功耗量，則總體上功耗可得以降低。
帶有預(yù)充電方法的乘法器17可用到按第三和第四實(shí)施例的邏輯塊14中。
下面來(lái)描述根據(jù)本發(fā)明第一和第二實(shí)施例的邏輯塊12應(yīng)用于主存儲(chǔ)器和微處理器之間的總線上的一個(gè)特例。圖28是表示根據(jù)本發(fā)明第八實(shí)施例含有總線18的半導(dǎo)體集成電路結(jié)構(gòu)的主要部分的方框圖。
如果節(jié)點(diǎn)20a和20c信號(hào)為“H”電平，從主存儲(chǔ)器5輸出到觸發(fā)器11的總線信號(hào)被反相并輸出到總線18。觸發(fā)器13接收總線18的總線信號(hào)并再次將同樣的總線信號(hào)反相，又將反相的總線信號(hào)輸出到微處理器6。如果節(jié)點(diǎn)20a和20c信號(hào)為“L”電平，則從主存儲(chǔ)器5輸出到觸發(fā)器11的總線信號(hào)不反相并將其本身輸出到總線18。觸發(fā)器13接收總線18的總線信號(hào)，而不會(huì)將要輸出到微處理器6的同樣的總線信號(hào)反相。
如上所述，在一般系統(tǒng)中附加上用來(lái)對(duì)控制部分20、觸發(fā)器11和觸發(fā)器13的信號(hào)進(jìn)行反相功能的部分后，使得功耗會(huì)比原系統(tǒng)增加更多。如果通過(guò)將輸入反相而減小的功耗量大于因附加部分所增加的功耗量，則總體上功耗可得以降低。此外，總線18無(wú)需相應(yīng)于反相電路12a的任何部分。因此，采用控制部分20情況下得到的總線18的電路面積等于不采用控制部分20情況下得到的總線18的電路面積。于是，采用控制部分20引起的整個(gè)半導(dǎo)體電路的電路面積的增加能夠控制到最小。
下面來(lái)介紹根據(jù)本發(fā)明第一和第二實(shí)施例的邏輯塊12應(yīng)用于高速緩沖存儲(chǔ)器和CPU之間的總線上的一個(gè)特例。圖29是表示根據(jù)本發(fā)明第九實(shí)施例含有總線18的半導(dǎo)體集成電路結(jié)構(gòu)的主要部分的方框圖。
如果節(jié)點(diǎn)20a和20c信號(hào)為“ H”電平，從高速緩沖存儲(chǔ)器7輸出到觸發(fā)器11的總線信號(hào)被反相并輸出到總線18。觸發(fā)器13接收總線18的總線信號(hào)并再次將同樣的總線信號(hào)反相，又將反相的總線信號(hào)輸出到CPU8。如果節(jié)點(diǎn)20a和20c信號(hào)為“L”電平，則觸發(fā)器11不會(huì)將輸出總線信號(hào)反相，而將同樣的總線信號(hào)本身輸出到總線18。觸發(fā)器13接收總線18的總線信號(hào)，而不會(huì)將要輸出到CPU8的同樣的總線信號(hào)反相。
如上所述，附加上用來(lái)對(duì)控制部分20、觸發(fā)器11和觸發(fā)器13的信號(hào)進(jìn)行反相功能的部分后，使得功耗會(huì)比原系統(tǒng)增加更多。如果通過(guò)將輸入反相而減小的功耗量大于因附加部分所增加的功耗量，則總體上功耗可得以降低。此外，總線18無(wú)需相應(yīng)于反相電路12a的任何部分。因此，在采用控制部分20情況下得到的總線18的電路面積等于不采用控制部分20情況下得到的總線18的電路面積。于是，采用控制部分20引起的整個(gè)半導(dǎo)體電路的電路面積的增加能夠控制到最小。
在對(duì)本發(fā)明進(jìn)行詳細(xì)描述時(shí)，前面的描述在所有方面僅作為說(shuō)明性的和非限定性的舉例。當(dāng)然，可想出許多其他的改進(jìn)和改變形式來(lái)，但均不超出本發(fā)明的范圍。
權(quán)利要求
1.一種半導(dǎo)體集成電路包括一個(gè)其功耗將被減小的耗散功率降低部分；一個(gè)上次輸入儲(chǔ)存部分，用來(lái)儲(chǔ)存將要輸入到所述耗散功率降低部分的上次輸入的各位；一個(gè)反相判定部分，當(dāng)所述上次輸入信號(hào)輸入到所述耗散功率降低部分后，根據(jù)接收到的儲(chǔ)存于所述上次輸入存儲(chǔ)部分的所述上次輸入和一個(gè)將要輸入到所述耗散功率降低部分的當(dāng)前輸入的各位，判定所述當(dāng)前輸入的每一位是否反相，以便根據(jù)所述當(dāng)前輸入和上次輸入的每位狀態(tài)來(lái)減小所述耗散功率降低部分的功耗；以及一個(gè)反相部分，在接收到所述當(dāng)前輸入和由所述反相判定部分得到的判定結(jié)果時(shí)，根據(jù)所述判定結(jié)果，將所述當(dāng)前輸入本身或由所述當(dāng)前輸入反相后得到的信號(hào)輸出到所述耗散功率降低部分。
2.如權(quán)利要求1所確定的半導(dǎo)體集成電路，其中所述反相判定部分包括一個(gè)比較部分，用來(lái)比較所述當(dāng)前輸入和上次輸入的、互相對(duì)應(yīng)各位的狀態(tài)，并將比較的結(jié)果輸出，以及一個(gè)計(jì)數(shù)部分，在接收到所述比較結(jié)果時(shí)，根據(jù)所述當(dāng)前輸入或上次輸入具有同樣電平的、相互對(duì)應(yīng)的位數(shù)是否大于預(yù)定值，來(lái)判定所述當(dāng)前輸入的每位是否要反相。
3.如權(quán)利要求1所確定的半導(dǎo)體集成電路，其中所述反相判定部分包括一個(gè)組合儲(chǔ)存部分，用來(lái)預(yù)先存儲(chǔ)所述當(dāng)前輸入各位狀態(tài)和所述當(dāng)前輸入反相時(shí)得到的所述上次輸入的各位狀態(tài)的第一組合，以及所述當(dāng)前輸入的各位狀態(tài)和所述當(dāng)前輸入不反相時(shí)得到的所述上次輸入的各位狀態(tài)的第二組合，并根據(jù)所述當(dāng)前輸入的各位狀態(tài)和所述上次輸入的各位狀態(tài)是否適合于第一或第二組合，來(lái)判定所述當(dāng)前輸入的每一位是否要反相。
4.一種半導(dǎo)體集成電路包括一個(gè)耗散功率降低部分，其耗散功率將被減小，且可將所有內(nèi)部節(jié)點(diǎn)設(shè)置到一個(gè)恒定電平；一個(gè)反相判定部分，在所述耗散功率降低部分的所述所有內(nèi)部節(jié)點(diǎn)設(shè)置到所述恒定電平后，用來(lái)接收將要輸入到所述耗散功率降低部分的多位當(dāng)前輸入，并判定所述當(dāng)前輸入的每一位是否要反相，以便根據(jù)所述當(dāng)前輸入的每一位狀態(tài)來(lái)減小所述耗散功率降低部分的功耗；以及一個(gè)反相部分，在接收到所述當(dāng)前輸入和由所述反相判定部分得到的判定結(jié)果時(shí)，根據(jù)所述判定結(jié)果，將所述當(dāng)前輸入本身或由所述當(dāng)前輸入反相后得到的信號(hào)輸出到所述耗散功率降低部分。
5.如權(quán)利要求4所確定的半導(dǎo)體集成電路，其中所述反相判定部分接收所述當(dāng)前輸入具有相同電平的各位，并根據(jù)所述位數(shù)是否高于預(yù)定值來(lái)決定所述當(dāng)前輸入的每一位是否要反相。
6.如權(quán)利要求4所確定的半導(dǎo)體集成電路，其中所述反相判定部分包括一個(gè)組合儲(chǔ)存部分，用來(lái)預(yù)先存儲(chǔ)所述當(dāng)前輸入各位狀態(tài)反相時(shí)得到的所述當(dāng)前輸入的各位狀態(tài)的第一組合，以及所述當(dāng)前輸入的各位狀態(tài)不反相時(shí)得到的所述當(dāng)前輸入的各位狀態(tài)的第二組合，并根據(jù)所述當(dāng)前輸入的所述各位狀態(tài)是否適合于第一或第二組合，來(lái)判定所述當(dāng)前輸入的每一位是否要反相。
7.一種第一和第二結(jié)構(gòu)中至少一種與其串聯(lián)連接的半導(dǎo)體集成電路，所述第一結(jié)構(gòu)包括一個(gè)其功耗將被減小的第一耗散功率降低部分；一個(gè)上次輸入儲(chǔ)存部分，用來(lái)儲(chǔ)存將要輸入到所述耗散功率降低部分的上次輸入的各位；一個(gè)第一反相判定部分，當(dāng)所述上次輸入信號(hào)輸入到所述耗散功率降低部分后，根據(jù)接收到的儲(chǔ)存于所述上次輸入存儲(chǔ)部分的所述上次輸入和一個(gè)將要輸入到所述第一耗散功率降低部分的第一當(dāng)前輸入的各位，判定所述第一當(dāng)前輸入的每一位是否要反相，以便根據(jù)所述第一當(dāng)前輸入和所述上次輸入的每位狀態(tài)來(lái)減小所述第一耗散功率降低部分的功耗；以及第一反相部分，在接收到所述第一當(dāng)前輸入和由所述第一反相判定部分得到的判定結(jié)果時(shí)，根據(jù)所述判定結(jié)果，將所述第一當(dāng)前輸入本身或由所述第一當(dāng)前輸入反相后得到的信號(hào)輸出到所述第一耗散功率降低部分；所述第二結(jié)構(gòu)包括一個(gè)其功耗將要減小并能夠?qū)⑺袃?nèi)部節(jié)點(diǎn)設(shè)置到一恒定電平的第二耗散功率降低部分；一個(gè)第二反相判定部分，在所述第二耗散功率接收部分的所述所有內(nèi)部節(jié)點(diǎn)都設(shè)置到所述恒定電平后、用來(lái)接收將要輸入到所述第二耗散功率降低部分的第二當(dāng)前輸入的各位，并判定所述第二當(dāng)前輸入的每一位是否要反相，以便根據(jù)所述第二當(dāng)前輸入的每位狀態(tài)來(lái)減小所述第二耗散功率降低部分的功耗；以及第二反相部分，在接收到所述第二當(dāng)前輸入和由所述第二反相判定部分得到的判定結(jié)果時(shí)，將所述第二當(dāng)前輸入本身或根據(jù)所述判定結(jié)果由所述第二當(dāng)前輸入反相得到的信號(hào)輸出到所述第二耗散功率降低部分，其中在第一級(jí)具有第一或第二結(jié)構(gòu)的所述第二耗散功率降低部分的輸出，作為所述第一或第二當(dāng)前輸入信號(hào)，輸入到在第二級(jí)的所述第一或第二反相判定部分和所述第一或第二反相部分。
8.如權(quán)利要求1所確定的半導(dǎo)體集成電路，還包括另一個(gè)反相部分，在接收到所述耗散功率降低部分的輸出和由所述反相判定部分得到的判定結(jié)果時(shí)，將所述耗散功率降低部分的所述輸出本身或根據(jù)所述判定結(jié)果由所述耗散功率降低部分的所述輸出反相得到的信號(hào)輸出。
9.如權(quán)利要求8所確定的半導(dǎo)體集成電路，其中所述耗散功率降低部分是一個(gè)加法器。
10.如權(quán)利要求1所確定的半導(dǎo)體集成電路，其中所述耗散功率降低部分還接收所述判定結(jié)果，并包含一個(gè)僅當(dāng)所述反相部分將所述當(dāng)前輸入反相時(shí)才使用的反相電路，以及根據(jù)所述判定結(jié)果，選擇是采用所述反相的電路處理所述當(dāng)前輸入的情況還是不采用所述反相電路處理所述當(dāng)前輸入的情況。
11.如權(quán)利要求10所確定的半導(dǎo)體集成電路，其中所述耗散功率降低部分是一個(gè)乘法器。
12.如權(quán)利要求8所確定的半導(dǎo)體集成電路，還包括一個(gè)用來(lái)輸出所述當(dāng)前輸入的存儲(chǔ)器和一個(gè)用來(lái)接收所述另一反相部分輸出的微處理器，所述耗散功率降低部分是所述存儲(chǔ)器和所述微處理器之間的總線。
13.如權(quán)利要求8所確定的半導(dǎo)體集成電路，還包括一個(gè)用來(lái)輸出所述當(dāng)前輸入的高速緩沖存儲(chǔ)器和一個(gè)用來(lái)接收所述另一反相部分輸出的CPU，所述耗散功率降低部分是所述高速緩沖存儲(chǔ)器和所述CPU之間的總線。
14.如權(quán)利要求4所確定的半導(dǎo)體集成電路，還包括另一反相部分，在接收到所述耗散功率降低部分的輸出和由所述反相判定部分得到的判定結(jié)果，將所述耗散功率降低部分的所述輸出本身或根據(jù)所述判定結(jié)果由所述耗散功率降低部分所述輸出反相得到的信號(hào)輸出。
15.如權(quán)利要求14所確定的半導(dǎo)體集成電路，其中所述耗散功率降低部分是一個(gè)加法器。
16.如權(quán)利要求4所確定的半導(dǎo)體集成電路，其中所述耗散功率降低部分還接收所述判定結(jié)果，并含有一個(gè)僅當(dāng)所述反相部分將所述當(dāng)前輸入反相時(shí)才使用的反相電路，以及根據(jù)所述判定結(jié)果，選擇采用所述反相電路處理所述當(dāng)前輸入的情況還是不采用所述反相電路處理所述當(dāng)前輸入的情況。
17.如權(quán)利要求16所確定的半導(dǎo)體集成電路，其中所述耗散功率降低部分是一個(gè)乘法器。
18.如權(quán)利要求14所確定的半導(dǎo)體集成電路，還包括一個(gè)用來(lái)輸出所述當(dāng)前輸入的存儲(chǔ)器和一個(gè)用來(lái)接收所述另一反相部分輸出的微處理器，所述耗散功率降低部分是所述存儲(chǔ)器和所述微處理器之間的總線。
19.如權(quán)利要求14所確定的半導(dǎo)體集成電路，還包括一個(gè)用來(lái)輸出所述當(dāng)前輸入的高速緩沖存儲(chǔ)器和一個(gè)用來(lái)接收所述另一反相部分輸出的CPU，所述耗散功率降低部分是所述高速緩沖存儲(chǔ)器和所述CPU之間的總線。
全文摘要
提供一種半導(dǎo)體集成電路和一種用來(lái)減小耗散功率的方法。一個(gè)比較器輸出儲(chǔ)存在寄存器中的上次輸入和作為輸入信號(hào)的當(dāng)前輸入的、互相對(duì)應(yīng)的而具有同樣電平的各位。一個(gè)零計(jì)數(shù)器計(jì)算從比較器相同電平輸出的位數(shù)。如果相同電平的位數(shù)小于一個(gè)預(yù)定數(shù)，則當(dāng)前輸入不同于上次輸入。因此，對(duì)觸發(fā)器給出一個(gè)指令將當(dāng)前輸入反相。反相后的當(dāng)前輸入變得與上次輸入相似。于是，一個(gè)邏輯塊的耗散功率即可降低。
文檔編號(hào)H04L25/02GK1165342SQ9710201
公開日1997年11月19日 申請(qǐng)日期1997年1月6日 優(yōu)先權(quán)日1996年5月13日
發(fā)明者森中浩之, 牧野博之, 上田公大, 益子耕一郎 申請(qǐng)人:三菱電機(jī)株式會(huì)社