多核高速dac同步發(fā)送iq調(diào)制信號的裝置及方法
【專利摘要】本發(fā)明公開了一種多核高速DAC同步發(fā)送IQ調(diào)制信號的裝置及方法，其中的裝置包括第一、第二互聯(lián)單元和同步時鐘源，第一上位機向第一互聯(lián)單元發(fā)送I、Q兩路的同步控制信號，第一數(shù)字芯片將該同步控制信號采樣后輸出同步信號環(huán)回給自己，并同時輸出該同步信號的反向給第二數(shù)字芯片，第一數(shù)字芯片配置為收到同步信號為高則從地址0開始讀出發(fā)送數(shù)據(jù)，第二數(shù)字芯片配置為收到同步信號為低則從地址0開始讀出發(fā)送數(shù)據(jù)。本發(fā)明，實現(xiàn)了用兩套數(shù)字芯片連接高速多核DAC作為光通信系統(tǒng)的發(fā)送設(shè)備，數(shù)據(jù)能正確的輸入多核DAC進(jìn)行轉(zhuǎn)換，實現(xiàn)最高達(dá)到32G/s的采樣率，并且IQ兩路數(shù)據(jù)能精準(zhǔn)的同步發(fā)出，解決了通信系統(tǒng)中的一個重要難題。
【專利說明】多核高速DAC同步發(fā)送IQ調(diào)制信號的裝置及方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及光通信系統(tǒng)，具體涉及多核高速DAC同步發(fā)送IQ調(diào)制信號的裝置及方法。
【背景技術(shù)】
[0002]如今，相干光通信技術(shù)迅速發(fā)展，通信系統(tǒng)的容量一再提升。但是，發(fā)送系統(tǒng)中的DAC (數(shù)字/模擬轉(zhuǎn)換)器件卻一直是系統(tǒng)速率提升的瓶頸。
[0003]為了提升DAC的轉(zhuǎn)換速率，通常的作法是采用2套數(shù)字芯片加多核DAC的互聯(lián)設(shè)備分別發(fā)送I路和Q路數(shù)據(jù)。這樣的方案，首先兩套DAC發(fā)送的數(shù)據(jù)之間必須進(jìn)行IQ同步。其次，采用多核DAC，如一個32GS/s采樣率的DAC由4個8Gb/s采樣率的DAC核拼接而成。若每個DAC的精度為6bit/s，則DAC同數(shù)字芯片的數(shù)據(jù)接口連線多達(dá)24條，而這每套設(shè)備內(nèi)部的24條數(shù)據(jù)線之間也必需達(dá)到同步才能使DAC得以正確工作，并使得該相干通信發(fā)送系統(tǒng)實現(xiàn)正常的數(shù)據(jù)發(fā)送。
[0004]因此，如何使得多路DAC在輸出數(shù)據(jù)時達(dá)到同步是該研究領(lǐng)域急待解決的一個難題。
【發(fā)明內(nèi)容】
[0005]本發(fā)明所要解決的技術(shù)問題是如何實現(xiàn)發(fā)送IQ調(diào)制信號的多核DAC裝置同步對齊的問題。
[0006]為了解決上述技術(shù)問題，本發(fā)明所采用的技術(shù)方案是提供一種多核高速DAC同步發(fā)送IQ調(diào)制信號的裝置，包括:
[0007]第一互聯(lián)單元，其上設(shè)有第一數(shù)字芯片和第一高速多核DAC，第一互聯(lián)單元接收第一上位機發(fā)出的第一數(shù)字信號，并通過第一數(shù)字芯片和第一高速多核DAC轉(zhuǎn)換為第一模擬信號后，輸出I路數(shù)據(jù)；
[0008]第二互聯(lián)單元，其上設(shè)有第二數(shù)字芯片和第二高速多核DAC，第二互聯(lián)單元接收第二上位機發(fā)出的第二數(shù)字信號，并通過第二數(shù)字芯片和第二高速多核DAC轉(zhuǎn)換為第二模擬信號后，輸出Q路數(shù)據(jù)；
[0009]同步時鐘源，輸出兩路同步時鐘信號分別給第一、第二數(shù)字芯片和第一、第二高速多核DAC ；
[0010]第一上位機向第一互聯(lián)單元發(fā)送1、Q兩路的同步控制信號，第一數(shù)字芯片將該同步控制信號采樣后輸出同步信號環(huán)回給自己，并同時輸出該同步信號的反向給第二數(shù)字芯片，第一數(shù)字芯片配置為收到同步信號為高則從地址O開始讀出發(fā)送數(shù)據(jù)，第二數(shù)字芯片配置為收到同步信號為低則從地址O開始讀出發(fā)送數(shù)據(jù)。
[0011]在上述裝置中，第一數(shù)字芯片和第一高速多核DAC之間的所有互聯(lián)線采用等長的匹配線，第一、第二高速多核DAC輸出的1、Q兩路數(shù)據(jù)也采用等長的銅軸線。
[0012]在上述裝置中，第一、第二互聯(lián)單元分別經(jīng)過相互同步及內(nèi)部數(shù)據(jù)間同步后，將數(shù)字信號轉(zhuǎn)換為模擬信號輸出。
[0013]在上述裝置中，第一互聯(lián)單元中連接自己和連接第二互聯(lián)單元的同步信號的信號線必須嚴(yán)格等長。
[0014]在本發(fā)明還提供了一種多核高速DAC同步發(fā)送IQ調(diào)制信號的方法，包括以下步驟:
[0015]使同步時鐘源供給兩個DAC的時鐘保持高電平狀態(tài)，在第一、第二高速多核DAC重起后再輸出正常的同步時鐘信號，使得第一、第二高速多核DAC內(nèi)部狀態(tài)完全同步以便兩個DAC內(nèi)部可以產(chǎn)生完全同步的數(shù)據(jù)；
[0016]第一上位機首先向第一互聯(lián)單元發(fā)送1、Q兩路的同步控制信號，第一數(shù)字芯片將該信號采樣后輸出同步控制信號環(huán)回給自己，并同時輸出該同步控制信號的信號的反向給第二數(shù)字芯片，第一數(shù)字芯片配置為收到同步信號為高則從地址O開始讀出發(fā)送數(shù)據(jù)，第二數(shù)字芯片配置為收到同步信號為低則從地址O開始讀出發(fā)送數(shù)據(jù)。
[0017]在上述方法中，第一、第二互聯(lián)單元分別對相應(yīng)的數(shù)字芯片和多核高速DAC的多路數(shù)據(jù)通道進(jìn)行同步，過程如下:
[0018]兩個高速DAC內(nèi)部產(chǎn)生同步的PRBS7數(shù)據(jù)，相應(yīng)的數(shù)字芯片在每個與相應(yīng)高速DAC互聯(lián)的高速通道上發(fā)相同的PRBS7數(shù)據(jù)；
[0019]高速DAC選擇其中一個通道為基準(zhǔn)，計算其PRBS7數(shù)據(jù)同DAC內(nèi)部PRBS7數(shù)據(jù)對齊所需延時，并將其延時周期數(shù)作為整體延時周期反饋給相應(yīng)的數(shù)字芯片；
[0020]高速DAC同時計算其他所有通道對齊所選基準(zhǔn)通道所需延時，并將各自通道的延時周期數(shù)反饋給相應(yīng)的數(shù)字芯片；
[0021]相應(yīng)的數(shù)字芯片對每個高速通道調(diào)整相同的整體延時周期，然后分別對每個高速通道調(diào)整各自的延時周期，以最終達(dá)到所有通道數(shù)據(jù)的相位同步；
[0022]數(shù)據(jù)同步完成后將發(fā)送PRBS7數(shù)據(jù)切換回發(fā)送普通數(shù)據(jù)狀態(tài)，完成內(nèi)部數(shù)據(jù)通道之間的同步。
[0023]本發(fā)明，實現(xiàn)了用兩套數(shù)字芯片連接高速多核DAC作為光通信系統(tǒng)的發(fā)送設(shè)備，數(shù)據(jù)能正確的輸入多核DAC進(jìn)行轉(zhuǎn)換，實現(xiàn)最高達(dá)到32G/s的采樣率，并且IQ兩路數(shù)據(jù)能精準(zhǔn)的同步發(fā)出，解決了通信系統(tǒng)中的一個重要難題。
【專利附圖】
【附圖說明】
[0024]圖1為本發(fā)明提供的多核高速DAC同步發(fā)送IQ調(diào)制信號的裝置結(jié)構(gòu)示意圖。【具體實施方式】
[0025]下面結(jié)合附圖對本發(fā)明做出詳細(xì)的說明。
[0026]如圖1所示，本發(fā)明提供的多核高速DAC同步發(fā)送IQ調(diào)制信號的裝置包括第一互聯(lián)單元10、第二互聯(lián)單元20和同步時鐘源30。
[0027]第一互聯(lián)單元10上設(shè)有第一數(shù)字芯片11和第一高速多核DAC12，第一互聯(lián)單元10的輸入端連接第一上位機13，第一上位機13輸入到第一互聯(lián)單元10的數(shù)據(jù)通過第一數(shù)字芯片11和第一高速多核DAC12將數(shù)字信號轉(zhuǎn)換為模擬信號并從輸出端輸出I路數(shù)據(jù)。
[0028]第二互聯(lián)單元20上設(shè)有第二數(shù)字芯片21和第二高速多核DAC22，第二互聯(lián)單元20的輸入端連接第二上位機23，第二上位機23輸入到第二互聯(lián)單元20的數(shù)據(jù)通過第二數(shù)字芯片21和第二高速多核DAC22將數(shù)字信號轉(zhuǎn)換為模擬信號并從輸出端輸出Q路數(shù)據(jù)。
[0029]同步時鐘源30用于向第一、第二互聯(lián)單元10、20提供同步時鐘。
[0030]在本實施例中，同步時鐘源輸出兩路16G的同步時鐘分別給第一、第二高速多核DAC，同時輸出兩路同步的250M時鐘給第一、第二數(shù)字芯片，此時每路數(shù)字芯片的高速串行接口最高可輸出8G速率的數(shù)據(jù)，采用4核DAC，則可實現(xiàn)32G的采樣率。為保證精度要求，數(shù)字芯片和DAC之間的所有互聯(lián)線采用等長的匹配線以盡量保證每路數(shù)據(jù)從數(shù)字芯片到達(dá)DAC的延時相同。同時DAC輸出的IQ兩路數(shù)據(jù)也采用等長的銅軸線使IQ同步后的輸出延時相同。
[0031]第一上位機13首先向第一互聯(lián)單元10發(fā)送1、Q兩路的同步控制信號Syn，第一數(shù)字芯片11將該信號采樣后輸出同步控制信號Syn環(huán)回給自己，并同時輸出該同步控制信號Syn的反向給第二數(shù)字芯片21，第一數(shù)字芯片10收到同步信號Syn為高則從地址O開始讀出發(fā)送數(shù)據(jù)，第二數(shù)字芯片21收到同步信號Syn為低則從地址O開始讀出發(fā)送數(shù)據(jù)。
[0032]第一、第二互聯(lián)單元分別經(jīng)過相互同步及內(nèi)部數(shù)據(jù)間同步后，將數(shù)字信號轉(zhuǎn)換為模擬信號輸出。
[0033]本發(fā)明提供的多核高速DAC同步發(fā)送IQ調(diào)制信號的方法如下:
[0034](I)使同步時鐘源供給兩個DAC的時鐘保持高電平狀態(tài)，在第一、第二高速多核DAC重起后再輸出正常的同步時鐘信號，使得第一、第二高速多核DAC內(nèi)部狀態(tài)完全同步，以便兩個DAC內(nèi)部可以產(chǎn)生完全同步的數(shù)據(jù)。
[0035](2)第一上位機首先向第一互聯(lián)單元發(fā)送1、Q兩路的同步控制信號，第一數(shù)字芯片將該信號采樣后輸出同步控制信號Syn環(huán)回給自己，并同時輸出同步控制信號Syn的反向給第二數(shù)字芯片，第一互聯(lián)單元中連接自己和連接第二互聯(lián)單元的Syn信號線必須嚴(yán)格等長以保證可以同時到達(dá)第一、第二數(shù)字芯片，由于采用高精度的同步時鐘源，使得該信號可以精確同步的被第一、第二數(shù)字芯片同時采樣到，以控制兩套互聯(lián)單元同時從地址O開始發(fā)送數(shù)據(jù)，實現(xiàn)1、Q兩路信號的數(shù)據(jù)同步從第一、第二數(shù)字芯片中發(fā)出。
[0036]第一、第二互聯(lián)單元分別對相應(yīng)的數(shù)字芯片和多核高速DAC的多路數(shù)據(jù)通道進(jìn)行同步，過程如下:
[0037]兩個高速DAC內(nèi)部產(chǎn)生同步的PRBS7數(shù)據(jù)，相應(yīng)的數(shù)字芯片在每個與相應(yīng)高速DAC互聯(lián)的高速通道上發(fā)相同的PRBS7數(shù)據(jù)；
[0038]高速DAC選擇其中一個通道為基準(zhǔn)，計算其PRBS7數(shù)據(jù)同DAC內(nèi)部PRBS7數(shù)據(jù)對齊所需延時，并將其延時周期數(shù)作為整體延時周期反饋給相應(yīng)的數(shù)字芯片；
[0039]高速DAC同時計算其他所有通道對齊所選基準(zhǔn)通道所需延時，并將各自通道的延時周期數(shù)反饋給相應(yīng)的數(shù)字芯片；
[0040]相應(yīng)的數(shù)字芯片對每個高速通道調(diào)整相同的整體延時周期，然后分別對每個高速通道調(diào)整各自的延時周期，以最終達(dá)到所有通道數(shù)據(jù)的相位同步；
[0041]數(shù)據(jù)同步完成后將發(fā)送PRBS7數(shù)據(jù)切換回發(fā)送普通數(shù)據(jù)狀態(tài)，完成內(nèi)部數(shù)據(jù)通道之間的同步。
[0042]兩套數(shù)字芯片接受相應(yīng)上位機發(fā)送的數(shù)據(jù)并通過多通道同步輸出給兩套DAC。兩套DAC同時接受到多通道的串行數(shù)據(jù)后進(jìn)行串并轉(zhuǎn)換，恢復(fù)并行數(shù)據(jù)后再轉(zhuǎn)換成模擬信號同步輸出。此時，即實現(xiàn)了 IQ兩路數(shù)據(jù)的同步發(fā)送功能。
[0043]本發(fā)明采用數(shù)字芯片連接高速多核DAC的方案作為通信系統(tǒng)的高速收發(fā)設(shè)備，數(shù)字芯片可以是FPGA或者ASIC，完成數(shù)據(jù)的存儲轉(zhuǎn)發(fā)，及部分控制功能。IQ兩路數(shù)據(jù)從上位機或處理器寫入2塊數(shù)字芯片，經(jīng)數(shù)字芯片重組后由其高速接口分別送出給2塊DAC，再由DAC轉(zhuǎn)換為模擬信號輸出。
[0044]本發(fā)明不局限于上述最佳實施方式，任何人應(yīng)該得知在本發(fā)明的啟示下作出的結(jié)構(gòu)變化，凡是與本發(fā)明具有相同或相近的技術(shù)方案，均落入本發(fā)明的保護范圍之內(nèi)。
【權(quán)利要求】
1.多核高速DAC同步發(fā)送IQ調(diào)制信號的裝置，其特征在于，包括: 第一互聯(lián)單元，其上設(shè)有第一數(shù)字芯片和第一高速多核DAC，第一互聯(lián)單元接收第一上位機發(fā)出的第一數(shù)字信號，并通過第一數(shù)字芯片和第一高速多核DAC轉(zhuǎn)換為第一模擬信號后，輸出I路數(shù)據(jù)； 第二互聯(lián)單元，其上設(shè)有第二數(shù)字芯片和第二高速多核DAC，第二互聯(lián)單元接收第二上位機發(fā)出的第二數(shù)字信號，并通過第二數(shù)字芯片和第二高速多核DAC轉(zhuǎn)換為第二模擬信號后，輸出Q路數(shù)據(jù)； 同步時鐘源，輸出兩路同步時鐘信號分別給第一、第二數(shù)字芯片和第一、第二高速多核DAC ； 第一上位機向第一互聯(lián)單元發(fā)送1、Q兩路的同步控制信號，第一數(shù)字芯片將該同步控制信號采樣后輸出同步信號環(huán)回給自己，并同時輸出該同步信號的反向給第二數(shù)字芯片，第一數(shù)字芯片配置為收到同步信號為高則從地址O開始讀出發(fā)送數(shù)據(jù)，第二數(shù)字芯片配置為收到同步信號為低則從地址O開始讀出發(fā)送數(shù)據(jù)。
2.如權(quán)利要求1所述的裝置，其特征在于，第一數(shù)字芯片和第一高速多核DAC之間的所有互聯(lián)線采用等長的匹配線，第一、第二高速多核DAC輸出的1、Q兩路數(shù)據(jù)也采用等長的銅軸線。
3.如權(quán)利要求1所述的裝置，其特征在于，第一、第二互聯(lián)單元分別經(jīng)過相互同步及內(nèi)部數(shù)據(jù)間同步后，將數(shù)字信號轉(zhuǎn)換為模擬信號輸出。
4.如權(quán)利要求1所述的裝置，其特征在于，第一互聯(lián)單元中連接自己和連接第二互聯(lián)單元的同步信號的信號線必須嚴(yán)格等長。
5.多核高速DAC同步發(fā)送IQ調(diào)制信號的方法，其特征在于，包括以下步驟: 使同步時鐘源供給兩個DAC的時鐘保持高電平狀態(tài)，在第一、第二高速多核DAC重起后再輸出正常的同步時鐘信號，使得第一、第二高速多核DAC內(nèi)部狀態(tài)完全同步，以便兩個DAC內(nèi)部可以產(chǎn)生完全同步的數(shù)據(jù)； 第一上位機首先向第一互聯(lián)單元發(fā)送1、Q兩路的同步控制信號，第一數(shù)字芯片將該信號采樣后輸出同步控制信號環(huán)回給自己，并同時輸出該同步控制信號的反向給第二數(shù)字芯片，第一數(shù)字芯片配置為收到同步信號為高則從地址O開始讀出發(fā)送數(shù)據(jù)，第二數(shù)字芯片配置為收到同步信號為低則從地址O開始讀出發(fā)送數(shù)據(jù)。
6.如權(quán)利要求6所述的方法，其特征在于，第一、第二互聯(lián)單元分別對相應(yīng)的數(shù)字芯片和多核高速DAC的多路數(shù)據(jù)通道進(jìn)行同步，過程如下: 兩個高速DAC內(nèi)部產(chǎn)生同步的PRBS7數(shù)據(jù)，相應(yīng)的數(shù)字芯片在每個與相應(yīng)高速DAC互聯(lián)的高速通道上也發(fā)相同的PRBS7數(shù)據(jù)； 高速DAC選擇其中一個通道為基準(zhǔn)，計算其PRBS7數(shù)據(jù)同DAC內(nèi)部PRBS7數(shù)據(jù)對齊所需延時，并將其延時周期數(shù)作為整體延時周期反饋給相應(yīng)的數(shù)字芯片； 高速DAC同時計算其他所有通道對齊所選基準(zhǔn)通道所需延時，并將各自通道的延時周期數(shù)反饋給相應(yīng)的數(shù)字芯片； 相應(yīng)的數(shù)字芯片對每個高速通道調(diào)整相同的整體延時周期，然后分別對每個高速通道調(diào)整各自的延時周期，以最終達(dá)到所有通道數(shù)據(jù)的相位同步； 數(shù)據(jù)同步完成后將發(fā)送PRBS7數(shù)據(jù)切換回發(fā)送普通數(shù)據(jù)狀態(tài)，完成內(nèi)部數(shù)據(jù)通道之間的同步。
【文檔編號】H04L7/00GK103763089SQ201410054747
【公開日】2014年4月30日 申請日期:2014年2月18日 優(yōu)先權(quán)日:2014年2月18日
【發(fā)明者】李婕, 肖瀟, 楊奇, 李維忠 申請人:武漢郵電科學(xué)研究院