音頻輸入測試電路的制作方法
【專利摘要】本發(fā)明提供一種音頻輸入測試電路，包括音頻處理電路、外接于該音頻處理電路的第一音頻解碼器以及與該第一音頻解碼器連接的輔助測試電路。該輔助測試電路用于輸出時序控制第一音頻解碼器的模數(shù)/數(shù)模轉(zhuǎn)換，并輸出待測試音頻數(shù)據(jù)至該第一音頻解碼器。該第一音頻解碼器將待測試音頻數(shù)據(jù)數(shù)模轉(zhuǎn)換并輸出至該音頻處理電路。該音頻處理電路的解碼放音該音頻數(shù)據(jù)并輸出至該第一音頻解碼器進(jìn)行模數(shù)轉(zhuǎn)換，以及輸出至該輔助測試電路進(jìn)行音頻數(shù)據(jù)的分析以判斷正確性。利用本發(fā)明，解決了現(xiàn)有技術(shù)中不具有模數(shù)轉(zhuǎn)換功能的芯片的音頻解碼器無法進(jìn)行LINE?IN測試的技術(shù)問題。
【專利說明】音頻輸入測試電路
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及音頻信號測試【技術(shù)領(lǐng)域】，尤其涉及一種音頻輸入測試電路。
【背景技術(shù)】
[0002]目前，音頻解碼器在音頻播放設(shè)備中廣泛使用，其內(nèi)置的耳機(jī)輸出放大器支持MIC和LINE IN兩種音頻輸入方式，對輸入和輸出都具有可編程的增益調(diào)節(jié)。音頻解碼器的模數(shù)轉(zhuǎn)換(ADCs)和數(shù)模轉(zhuǎn)換(DACs)部件高度集成在芯片內(nèi)部，可以在8K到96K的頻率范圍內(nèi)提供16bit、20bit、24bit和32bit的采樣，ADC和DAC的輸出信噪比分別可以達(dá)到90dB和100dB。在實際應(yīng)用中，工程師需要對音頻解碼器的輸入、輸出功能進(jìn)行測試，即耳機(jī)輸出、MIC和LINE IN兩種輸入這三項功能進(jìn)行測試，并對其ADC和DAC兩種功能進(jìn)行驗證。但是，現(xiàn)有的被廣泛應(yīng)用在MP3和MP4上的芯片，例如Nanoc芯片，在對芯片的音頻解碼器進(jìn)行LINE IN測試時，由于該芯片上的音頻解碼器內(nèi)部沒有模數(shù)轉(zhuǎn)換功能，所以測試過程中無法判斷經(jīng)過LINE IN這個輸入通路傳輸?shù)囊纛l信號是否正確。

【發(fā)明內(nèi)容】

[0003]本發(fā)明實施方式所要解決的技術(shù)問題在于，提供一種音頻輸入測試電路，以解決現(xiàn)有技術(shù)中不具有模數(shù)轉(zhuǎn)換功能的芯片的音頻解碼器無法進(jìn)行LINE IN測試的技術(shù)問題。
[0004]為解決上述技術(shù)問題，本發(fā)明提供一種音頻輸入測試電路，包括音頻處理電路，該音頻處理電路包括音頻解碼器，用于對音頻信號進(jìn)行解碼放音。該音頻輸入測試電路還包括外接于該音頻處理電路的第一音頻解碼器以及與該第一音頻解碼器連接的輔助測試電路。該輔助測試電路用于輸出具有第一時序的I2C信號以及具有第二時序的I2S信號至該第一音頻解碼器以控制該第一音頻解碼器進(jìn)行模數(shù)轉(zhuǎn)換以及模數(shù)轉(zhuǎn)換，還用于輸出一待測試音頻數(shù)據(jù)至該第一音頻解碼器。該第一音頻解碼器用于將該待測試音頻數(shù)據(jù)進(jìn)行數(shù)模轉(zhuǎn)換以及將經(jīng)過數(shù)模轉(zhuǎn)換的音頻數(shù)據(jù)輸出至該音頻處理電路。該音頻處理電路的音頻解碼器對接收到的該音頻數(shù)據(jù)進(jìn)行解碼放音，以及將該解碼后的音頻數(shù)據(jù)輸出至該第一音頻解碼器進(jìn)行模數(shù)轉(zhuǎn)換，該第一音頻解碼器將經(jīng)過模數(shù)轉(zhuǎn)換的音頻數(shù)據(jù)輸出至該輔助測試電路進(jìn)行音頻數(shù)據(jù)的分析，以判斷該音頻數(shù)據(jù)的正確性。
[0005]本發(fā)明提供的一種音頻輸入測試電路，在音頻處理電路外接音頻解碼器和輔助測試電路，并通過輔助測試電路輸入音頻信號以經(jīng)過外接的音頻解碼器的模數(shù)轉(zhuǎn)換和數(shù)模轉(zhuǎn)換而再次輸入至該輔助測試電路中進(jìn)行音頻信號的測試，從而解決了現(xiàn)有技術(shù)中不具有模數(shù)轉(zhuǎn)換功能的芯片的音頻解碼器無法進(jìn)行LINEIN測試的技術(shù)問題。
【專利附圖】

【附圖說明】
[0006]圖1為本發(fā)明實施方式中的音頻輸入電路的電路結(jié)構(gòu)示意圖；
[0007]圖2為圖1所示的音頻輸入電路中I2C輸出信號的時序圖；
[0008]圖3為圖1所示的音頻輸入電路中I2S輸出信號的時序圖。[0009]標(biāo)號說明:
[0010]音頻輸入測試電路10
[0011]音頻處理電路11
[0012]第二音頻解碼器110
[0013]第一音頻解碼器12
[0014]模數(shù)轉(zhuǎn)換模塊120
[0015]數(shù)模轉(zhuǎn)換模塊121
[0016]輔助測試電路13
[0017]控制模塊130
[0018]分析模塊 131
【具體實施方式】
[0019]為詳細(xì)說明本發(fā)明的技術(shù)內(nèi)容、構(gòu)造特征、所實現(xiàn)目的及效果，以下結(jié)合實施方式并配合附圖詳予說明。
[0020]請參閱圖1，為本發(fā)明實施方式中的音頻輸入測試電路的電路結(jié)構(gòu)示意圖。該電路10包括依次連接的音頻處 理電路11、第一音頻解碼器12以及輔助測試電路13。其中，該音頻處理電路11為內(nèi)置于音頻播放設(shè)備中用于進(jìn)行音頻處理的芯片，該音頻播放設(shè)備可以是MP3、MP4等電子設(shè)備，在本實施方式中，該音頻處理電路11為Nanoc芯片，該第一音頻解碼器12為ALC5633Q芯片，該輔助測試電路13為RK2918芯片。
[0021]該音頻處理電路11包括第二音頻解碼器110、第一錄音輸入通道端口 INL、第二錄音輸入通道端口 INR、第一放音輸出通道端口 HPL以及第二放音輸出通道端口 HPR。該第二音頻解碼器12包括模數(shù)轉(zhuǎn)換模塊120、數(shù)模轉(zhuǎn)換模塊121、第一錄音輸入通道端口 LINE_IN_L、第二錄音輸入通道端口 LINE_IN_R、第一放音輸出通道端口 HP_0UT_L、第二放音輸出通道端口 HP_0UT_R、系統(tǒng)時鐘信號端口 MCLK、位時鐘信號端口 BCLK、左右聲道區(qū)別時鐘信號端口 LRCK、模數(shù)轉(zhuǎn)換數(shù)據(jù)端口 ADCDAT、數(shù)模轉(zhuǎn)換數(shù)據(jù)端口 DACDAT、串行時鐘信號端口 SCLK以及數(shù)據(jù)信號端口 SDA。該輔助測試電路13包括控制模塊130、分析模塊131、I2S時鐘信號端口 I2S_CLK、I2S串行時鐘信號端口 I2S_SCLK、I2S左右聲道區(qū)別時鐘信號端口 I2S_LRCK、I2S數(shù)據(jù)信號輸入端口 I2S_SD1、I2S數(shù)據(jù)信號輸出端口 I2S_SD0、串行時鐘信號端口SCL以及數(shù)據(jù)信號端口 SDA。在本實施方式中，該第一音頻解碼器為12外接在該音頻處理電路11的電路，該第二音頻解碼器110為集成在該音頻處理電路11上的電路。
[0022]該音頻處理電路11的第二音頻解碼器110通過錄音輸入通道端口以及該第一音頻解碼器12的放音輸出通道端口與該數(shù)模轉(zhuǎn)換模塊121連接，通過放音輸出通道端口以及該第一音頻解碼器12的錄音輸出通道端口與該模數(shù)轉(zhuǎn)換模塊120連接。該輔助測試電路13的分析模塊131通過時鐘信號端口與該第一音頻解碼器12的時鐘信號端口對應(yīng)連接，通過數(shù)據(jù)輸入端口與該第一音頻解碼器12的模數(shù)轉(zhuǎn)換模塊120連接，通過數(shù)據(jù)輸出端口與該第一音頻解碼器12的數(shù)模轉(zhuǎn)換模塊121連接。該控制模塊130通過時鐘信號端口與該第一音頻解碼器12的時鐘信號端口對應(yīng)連接，并通過數(shù)據(jù)信號端口與該第一音頻解碼器12的數(shù)據(jù)信號端口對應(yīng)連接。
[0023]具體地，在本實施方式中，該第二音頻解碼器110通過第一錄音輸入通道端口 INL以及第一放音輸出通道端口 HP_OUT_L與該數(shù)模轉(zhuǎn)換模塊121連接，該第二音頻解碼器110通過第二錄音輸入通道端口 INR以及第二放音輸出通道端口 HP_OUT_R與該數(shù)模轉(zhuǎn)換模塊121連接，該第二音頻解碼器110通過第一放音輸出通道端口 HPL以及第一錄音輸入通道端口 LINE_IN_L與該模數(shù)轉(zhuǎn)換模塊120連接，該第二音頻解碼器110通過第二放音輸出通道端口 HPR以及第二錄音輸入通道端口 LINE_IN_R與該模數(shù)轉(zhuǎn)換模塊120連接。該分析模塊131通過I2S時鐘信號端口 I2S_CLK與系統(tǒng)時鐘信號端口 MCLK連接，通過I2S串行時鐘信號端口 I2S_SCLK與位時鐘信號端口 BCLK連接，通過I2S左右聲道區(qū)別時鐘信號端口 I2S_LRCK與左右聲道區(qū)別時鐘信號端口 LRCK連接，通過I2S數(shù)據(jù)信號輸入端口 I2S_SDI以及模數(shù)轉(zhuǎn)換數(shù)據(jù)端口 ADCDAT與該模數(shù)轉(zhuǎn)換模塊120連接，通過I2S數(shù)據(jù)信號輸出端口 I2S_SDO以及數(shù)模轉(zhuǎn)換數(shù)據(jù)端口 DACDAT與該數(shù)模轉(zhuǎn)換模塊121連接。該控制模塊130通過串行時鐘信號端口 SCL與串行時鐘信號端口 SCLK連接，通過數(shù)據(jù)信號端口 SDA與該輔助測試電路13的數(shù)據(jù)信號端口 SDA連接。
[0024]開始測試時，該輔助測試電路13的控制模塊130通過時鐘信號端口輸出具有第一時序的I2C信號至該第一音頻解碼器12以啟動該第一音頻解碼器12，其中，該第一時序的I2C信號如圖2所示。該輔助測試電路13的分析模塊131還產(chǎn)生一組包括左右聲道音頻的數(shù)據(jù)，并通過I2S數(shù)據(jù)信號輸出端口 I2S_SD0輸出至該第一音頻解碼器12，在本實施方式中，該音頻數(shù)據(jù)的左右聲道音頻分別為IK和2K。在測試過程中，該輔助測試電路13的控制模塊130通過時鐘信號端口輸出具有第二時序的I2S信號與第一音頻解碼器12進(jìn)行串行數(shù)據(jù)的通信。其中，該第二時序的I2S信號如圖3所示。
[0025]該第一音頻解碼器12的數(shù)模轉(zhuǎn)換模塊121通過數(shù)模轉(zhuǎn)換數(shù)據(jù)端口 DACDAT接收該輔助測試電路13輸出的音頻數(shù)據(jù)，該數(shù)模轉(zhuǎn)換模塊121將該接收到的音頻數(shù)據(jù)進(jìn)行數(shù)模轉(zhuǎn)換，以及將經(jīng)過數(shù)模轉(zhuǎn)換的音頻數(shù)據(jù)分別通過該第一放音輸出通道端口 HP_0UT_L和第二放音輸出通道端口 ^1_0爪_1?輸出至該音頻處理電路11。
[0026]當(dāng)該音頻處理電路11通過該第一錄音輸入通道端口 INL和第二錄音輸入通道端口 INR接收由該第一音頻解碼器12輸出的經(jīng)過數(shù)模轉(zhuǎn)換的音頻信號時，該第二音頻解碼器110對該音頻信號進(jìn)行解碼放音，以及通過該第一放音輸出通道端口 HPL和第二放音輸出通道端口 HPR輸出至該第一音頻解碼器12。
[0027]該第一音頻解碼器12通過該第一錄音輸入通道端口 LINE_IN_L和第二錄音輸入通道端口 LINE_IN_R接收由該音頻處理電路11輸出的音頻，該模數(shù)轉(zhuǎn)換模塊120將該接收到的音頻數(shù)據(jù)進(jìn)行模數(shù)轉(zhuǎn)換，以及將經(jīng)過模數(shù)轉(zhuǎn)換的音頻數(shù)據(jù)通過模數(shù)轉(zhuǎn)換數(shù)據(jù)端口ADCDAT輸出至該輔助測試電路13。
[0028]該輔助測試電路13通過該I2S數(shù)據(jù)信號輸入端口 I2S_SDI接收到由該第一音頻解碼器12輸出的經(jīng)過模數(shù)轉(zhuǎn)換的音頻數(shù)據(jù)，該分析模塊131對該接收到的音頻數(shù)據(jù)進(jìn)行分析處理，以判斷音頻信號的正確性。
[0029] 本發(fā)明提供的一種音頻輸入測試電路，在音頻處理電路外接音頻解碼器和輔助測試電路，并通過輔助測試電路輸入音頻信號以經(jīng)過外接的音頻解碼器的模數(shù)轉(zhuǎn)換和數(shù)模轉(zhuǎn)換而再次輸入至該輔助測試電路中進(jìn)行音頻信號的測試，從而解決了現(xiàn)有技術(shù)中不具有模數(shù)轉(zhuǎn)換功能的芯片的音頻解碼器無法進(jìn)行LINEIN測試的技術(shù)問題。
[0030]以上所述僅為本發(fā)明的實施例，并非因此限制本發(fā)明的專利范圍，凡是利用本發(fā)明說明書及附圖內(nèi)容所作的等效結(jié)構(gòu)或等效流程變換，或直接或間接運用在其他相關(guān)的【技術(shù)領(lǐng)域】，均同理包括在本發(fā)明的專利保護(hù)范圍內(nèi)。
【權(quán)利要求】
1.一種音頻輸入測試電路，包括音頻處理電路，所述音頻處理電路包括音頻解碼器，用于對音頻信號進(jìn)行解碼放音；其特征在于，所述音頻輸入測試電路還包括外接于所述音頻處理電路的第一音頻解碼器以及與所述第一音頻解碼器連接的輔助測試電路；所述輔助測試電路用于輸出具有第一時序的I2C信號以及具有第二時序的I2S信號至所述第一音頻解碼器以控制所述第一音頻解碼器進(jìn)行模數(shù)轉(zhuǎn)換以及模數(shù)轉(zhuǎn)換，還用于輸出一待測試音頻數(shù)據(jù)至所述第一音頻解碼器；所述第一音頻解碼器用于將所述待測試音頻數(shù)據(jù)進(jìn)行數(shù)模轉(zhuǎn)換以及將經(jīng)過數(shù)模轉(zhuǎn)換的音頻數(shù)據(jù)輸出至所述音頻處理電路；所述音頻處理電路的音頻解碼器對接收到的所述音頻數(shù)據(jù)進(jìn)行解碼放音，以及將所述解碼后的音頻數(shù)據(jù)輸出至所述第一音頻解碼器進(jìn)行模數(shù)轉(zhuǎn)換，所述第一音頻解碼器將經(jīng)過模數(shù)轉(zhuǎn)換的音頻數(shù)據(jù)輸出至所述輔助測試電路進(jìn)行音頻數(shù)據(jù)的分析，以判斷所述音頻數(shù)據(jù)的正確性。
2.如權(quán)利要求1所述的音頻輸入測試電路，其特征在于，所述音頻處理電路還包括第一錄音輸入通道端口 INL、第二錄音輸入通道端口 INR、第一放音輸出通道端口 HPL以及第二放音輸出通道端口 HPR ;所述第二音頻解碼器包括模數(shù)轉(zhuǎn)換模塊、數(shù)模轉(zhuǎn)換模塊、第一錄音輸入通道端口 LINE_IN_L、第二錄音輸入通道端口 LINE_IN_R、第一放音輸出通道端口 HP_OUT_L、第二放音輸出通道端口 HP_OUT_R、系統(tǒng)時鐘信號端口 MCLK、位時鐘信號端口 BCLK、左右聲道區(qū)別時鐘信號端口 LRCK、模數(shù)轉(zhuǎn)換數(shù)據(jù)端口 ADCDAT、數(shù)模轉(zhuǎn)換數(shù)據(jù)端口DACDAT、串行時鐘信號端口 SCLK以及數(shù)據(jù)信號端口 SDA ;所述輔助測試電路包括控制模塊、分析模塊、I2S時鐘信號端口 I2S_CLK、I2S串行時鐘信號端口 I2S_SCLK、I2S左右聲道區(qū)別時鐘信號端口 I2S_LRCK、I2S數(shù)據(jù)信號輸入端口 I2S_SD1、I2S數(shù)據(jù)信號輸出端口 I2S_SD0、串行時鐘信號端口 SCL以及數(shù)據(jù)信號端口 SDA。
3.如權(quán)利要求2所述的音頻輸入測試電路，其特征在于，所述音頻處理電路的音頻解碼器通過錄音輸入通道端口以及所述第一音頻解碼器的放音輸出通道端口與所述數(shù)模轉(zhuǎn)換模塊連接，通過放音輸出通道端口以及所述第一音頻解碼器的錄音輸出通道端口與所述模數(shù)轉(zhuǎn)換模塊連接；所述輔助測試電路的分析模塊通過時鐘信號端口與所述第一音頻解碼器的時鐘信號端口對應(yīng)連接，還通過數(shù)據(jù)輸入端口與所述第一音頻解碼器的模數(shù)轉(zhuǎn)換模塊連接，通過數(shù)據(jù)輸出端口與所述第一音頻解碼器的數(shù)模轉(zhuǎn)換模塊連接，所述輔助測試電路的控制模塊通過時鐘信號端 口與所述第一音頻解碼器的時鐘信號端口對應(yīng)連接，還通過數(shù)據(jù)信號端口與所述第一音頻解碼器的數(shù)據(jù)信號端口對應(yīng)連接。
4.如權(quán)利要求3所述的音頻輸入測試電路，其特征在于，所述音頻處理電路的音頻解碼器通過第一錄音輸入通道端口 INL以及第一放音輸出通道端口 HP_OUT_L與所述數(shù)模轉(zhuǎn)換模塊連接，所述音頻處理電路的音頻解碼器通過第二錄音輸入通道端口 INR以及第二放音輸出通道端口 HP_OUT_R與所述數(shù)模轉(zhuǎn)換模塊連接，所述音頻處理電路的音頻解碼器通過第一放音輸出通道端口 HPL以及第一錄音輸入通道端口 LINE_IN_L與所述模數(shù)轉(zhuǎn)換模塊連接，所述音頻處理電路的音頻解碼器通過第二放音輸出通道端口 HPR以及第二錄音輸入通道端口 LINE_IN_R與所述模數(shù)轉(zhuǎn)換模塊連接；所述分析模塊通過I2S時鐘信號端口 I2S_CLK與系統(tǒng)時鐘信號端口 MCLK連接，通過I2S串行時鐘信號端口 I2S_SCLK與位時鐘信號端口 BCLK連接，通過I2S左右聲道區(qū)別時鐘信號端口 I2S_LRCK與左右聲道區(qū)別時鐘信號端口 LRCK連接，通過I2S數(shù)據(jù)信號輸入端口 I2S_SDI以及模數(shù)轉(zhuǎn)換數(shù)據(jù)端口 ADCDAT與所述模數(shù)轉(zhuǎn)換模塊連接，通過I2S數(shù)據(jù)信號輸出端口 I2S_SD0以及數(shù)模轉(zhuǎn)換數(shù)據(jù)端口 DACDAT與所述數(shù)模轉(zhuǎn)換模塊連接；所述控制模塊通過串行時鐘信號端口 SCL與串行時鐘信號端口SCLK連接，通過數(shù)據(jù)信號端口 SDA與所述輔助測試電路的數(shù)據(jù)信號端口 SDA連接。
5.如權(quán)利要求3所述的音頻輸入測試電路，其特征在于，所述輔助測試電路的控制模塊用于產(chǎn)生一組包括左右聲道音頻的數(shù)據(jù)，并通過I2S數(shù)據(jù)信號輸出端口 I2S_SD0輸出至所述第一音頻解碼器。
6.如權(quán)利要求5所述的音頻輸入測試電路，其特征在于，所述音頻數(shù)據(jù)的左右聲道音頻分別為IK和2K。
【文檔編號】H04R29/00GK103747410SQ201410015637
【公開日】2014年4月23日 申請日期:2014年1月14日 優(yōu)先權(quán)日:2014年1月14日
【發(fā)明者】李靖, 涂愛珍 申請人:福州瑞芯微電子有限公司