專利名稱：用于判決反饋均衡器的自適應(yīng)電路和方法
技術(shù)領(lǐng)域：
本公開內(nèi)容涉及電子電路，并且更具體地涉及用于從由電路接收的串行數(shù)據(jù)信號恢復(fù)數(shù)據(jù)信息的電路。
背景技術(shù)：
系統(tǒng)的組件之間借助所謂的高速串行數(shù)據(jù)信號的數(shù)據(jù)通信對于電子系統(tǒng)設(shè)計者和用戶的興趣和重要性日益增加。該信號可以例如具有大約I吉比特每秒(IGbps)或更大的數(shù)據(jù)比特率；并且比這高得多的數(shù)據(jù)速率現(xiàn)在正在使用中或者至少正在被考慮。(比特是二進制數(shù)字，通常具有要么I要么O的值)。高速串行數(shù)據(jù)信號的說明性用途是用于從系統(tǒng)中的一個集成電路(“1C”)向該系統(tǒng)中的另一個IC傳遞數(shù)據(jù)?？梢岳鐚⑦@兩個IC安裝到印刷電路板(“PCB”)上，其中，該PCB上的一個或多個信號軌跡用于進行IC之間的串行數(shù)據(jù)信號連接。(串行數(shù)據(jù)信號可以是所謂的單端信號，其僅具有一個信號成分并且因此僅需要一個導(dǎo)體(例如一個PCB電路軌跡)來在IC之間傳遞該信號；或者串行數(shù)據(jù)信號可以是所謂的差分信號，其具有兩個邏輯上互補的信號成分(一個成分在另一個成分為低時為高，反之亦然)并且因此需要兩個導(dǎo)體(例如兩個PCB電路軌跡)來在IC之間傳遞該信號。通常，在這里不管以單端形式還是差分形式傳輸串行數(shù)據(jù)信號，并且因此在本公開內(nèi)容中通常將忽略不同系統(tǒng)之間的這種可能的變化。并且，單數(shù)術(shù)語“串行數(shù)據(jù)信號”通常將被用作用于單端和差分串行數(shù)據(jù)信號的通用術(shù)語(即使差分串行數(shù)據(jù)信號實際上包括兩個互補的信號成分)。高速串行數(shù)據(jù)信號可用于在兩個IC之間傳遞數(shù)據(jù)的系統(tǒng)結(jié)構(gòu)的另一個實例是這樣一種結(jié)構(gòu)，在該結(jié)構(gòu)中每個IC處于不同的PCB上并且兩個PCB都被安裝在所謂的背板(“BP”)電路上?？梢越?jīng)由通過BP上的一個或多個附加的電路軌跡彼此連接的PCB上的電路軌跡來傳輸串行數(shù)據(jù)信號。前文僅僅是可以如何使用高速串行數(shù)據(jù)信號的一些實例，并且將要認(rèn)識到存在可以使用這些信號的許多其他環(huán)境。對于高速串行數(shù)據(jù)信號的許多用途普遍存在的問題在于當(dāng)它們通過用于傳輸它們的任意介質(zhì)進行傳播時通常受到清晰度或保真度損失。該保真度損失(還可以使用諸如信號退化、衰減、損失、噪聲、符號間干擾(“ISI”)等許多其他術(shù)語中的任意一個來特征化它)往往隨著信號的數(shù)據(jù)速率(串行比特率)增加而變成更大的問題。特別地，需要更高的頻率來傳輸更高的串行數(shù)據(jù)速率；但是高頻信號往往被通常用于高速串行數(shù)據(jù)信號傳輸?shù)膫鬏斀橘|(zhì)更嚴(yán)重地退化。因此(再次地)，串行數(shù)據(jù)信號的數(shù)據(jù)速率越高，則其通常受到的傳輸退化就越多。高速串行數(shù)據(jù)信號的退化(例如，如上所述從通過傳輸介質(zhì)傳輸信號的IC到接收該信號的另一個IC)增加了接收(接收器“RX”) IC正確地解譯接收信號中的數(shù)據(jù)信息的難度。例如，接收信號中的一些個別比特可能無法獲得與閾值電壓的足夠的或正確的電壓差異，其中該閾值電壓被RX IC的輸入電路用于區(qū)分二進制I (例如，所接收的串行數(shù)據(jù)信號電壓高于該閾值電壓)和二進制O (例如，所接收的串行數(shù)據(jù)信號電壓低于該閾值電壓)。RX IC因此可能不正確地解譯該比特的數(shù)據(jù)值(例如，將發(fā)射(“TX”)二進制I錯誤地解譯為二進制O，或者將TX 二進制O錯誤地解譯為二進制I)。為了幫助補償可能導(dǎo)致或有助于該RX數(shù)據(jù)解譯錯誤的信號退化，RX IC可以配備任意一個或多個所謂的均衡電路用于所接收的高速串行數(shù)據(jù)信號的早期階段或初步處理(例如，在較下游的電路中從該信號恢復(fù)數(shù)據(jù)信息的任意嘗試之前)。通常，該均衡電路的目的在于試圖補償或改善高速串行數(shù)據(jù)信號在其通往RX IC的途中所經(jīng)受的退化并且因此在從所接收的信號準(zhǔn)確地恢復(fù)全部數(shù)據(jù)信息方面改善RX IC的可靠性。例如，一種類型的該均衡器電路是所謂的判決反饋均衡器(“DFE”)電路。隨著高速串行數(shù)據(jù)信號的串行數(shù)據(jù)比特率的增加，在DFE電路中所需要的以便該電路保持是用于該信號的有效均衡器的“抽頭”的數(shù)量趨于增加。每個抽頭通常包括用于將各自較早的(以前接收的)數(shù)據(jù)比特值(例如，在當(dāng)前比特之前的第k個數(shù)據(jù)比特值)乘以相應(yīng)的抽頭系數(shù)Ck并且將全部結(jié)果乘積與用于當(dāng)前比特的輸入信號加性組合的電路。(“加性組合”在這里用作可以包括加、減或其任意組合的通用術(shù)語。)如果僅需要少量的抽頭，則通過例如試湊法可能不難發(fā)現(xiàn)DFE抽頭系數(shù)值的最佳集合，其中在試湊法中嘗試不同系數(shù)值的各種組合直到在從所接收的串行數(shù)據(jù)信號恢復(fù)數(shù)據(jù)信息的過程中由RX IC獲得可接受地低的誤比特率(“BER”)為止。隨著在DFE電路中所需要的抽頭的數(shù)量的增加(例如，以提供用于具有更高的串行數(shù)據(jù)比特率的串行數(shù)據(jù)信號的有效均衡)，該方法變得更難以接受。并且，本文所討論的通用類型的一些系統(tǒng)可能需要所謂的自適應(yīng)均衡，其中在自適應(yīng)均衡中DFE抽頭系數(shù)不時地(或者持續(xù)地或連續(xù)地)改變以保持DFE電路有效地執(zhí)行而不管在系統(tǒng)性能的其他方面的可能變化，特別是改變由串行數(shù)據(jù)信號在其通往RX IC的途中所經(jīng)歷的退化的系統(tǒng)性能變化。特別是對于需要該自適應(yīng)均衡的系統(tǒng)，希望自動化DFE抽頭系數(shù)值的確定(計算、重新計算)，并且希望能夠有效地執(zhí)行該自動化的確定(例如，不需要所要求的過多的處理功率和/或處理電路)。

發(fā)明內(nèi)容
根據(jù)本公開內(nèi)容的某些可能的方面，DFE電路可以將抽頭系數(shù)值的確定基于將該DFE電路的誤差信號量化為在任意一個時刻的單比特誤差信息。例如，該單比特誤差信息可以是誤差信號值的代數(shù)符號。可以根據(jù)以上單比特誤差信息處理該DFE電路的輸出信號的若干逐漸增多的延遲版本，以提供用于確定抽頭系數(shù)的基礎(chǔ)，其中該抽頭系數(shù)用于反饋DFE輸出信號的每個延遲版本。在任意一個時刻誤差信息僅僅是單比特的事實極大地簡化了用于確定這些抽頭系數(shù)所需要的電路。本公開內(nèi)容的進一步的特征、其本質(zhì)和各種優(yōu)點從附圖和下文的詳細(xì)描述中將變得更加顯而易見。


圖1是根據(jù)本公開內(nèi)容的某些可能的方面可以構(gòu)造的說明性DFE電路的簡化示意性方框圖。圖2是根據(jù)本公開內(nèi)容的某些可能的方面的DFE電路的說明性實施方式的簡化示意性方框圖。圖3是根據(jù)本公開內(nèi)容的某些進一步可能的方面的圖2的電路的一部分的說明性實施方式的簡化示意性方框圖。圖4是示出了在圖3的電路的各種操作條件下的該電路中的各種信號的值的表格。圖5是根據(jù)本公開內(nèi)容的某些可能的方面的圖2的電路的其他部分的一個代表性部分的說明性實施方式的簡化示意性方框圖。圖6是根據(jù)本公開內(nèi)容的某些可能的進一步的方面的可以包括在類似圖2中所示的電路中的代表性電路的說明性實施方式的簡化示意性方框圖。
具體實施例方式總體而言，與圖1中的DFE電路10類似的DFE電路是能夠補償后標(biāo)記符號間干擾(“ISI”)和信道反射的非線性均衡器。(“后標(biāo)記”涉及高速串行數(shù)據(jù)信號的一個單位間隔(“Π”)中的信號信息的可能的錯誤產(chǎn)物，其中該產(chǎn)物在信號的一個或多個后續(xù)單位間隔期間污染信號或者使信號退化。Π是串行數(shù)據(jù)信號中的任意一個比特的持續(xù)時間。)與圖1中的DFE電路10類似的DFE電路檢測以前的比特，并且通過基于以前數(shù)據(jù)從/向當(dāng)前比特減去/加上加權(quán)值來補償它們在當(dāng)前比特上的影響。為了成功地消除全部后標(biāo)記ISI，需要正確地確定不同抽頭(延遲電路元件60-1、60-2、60-3等的輸出)的加權(quán)系數(shù)C1、C2、
ro坐LO O更詳細(xì)地考慮說明性DFE電路10 (圖1)，經(jīng)由包括電路10的RX IC的一對輸入板、管腳或端子20(以差分形式)接收將要由該RX IC處理的高速串行數(shù)據(jù)信號。(如以上本公開內(nèi)容的背景部分中所述，該高速串行數(shù)據(jù)信號可能已經(jīng)被包括該RX IC的系統(tǒng)中的另一個發(fā)射器(‘1乂”)1(:輸出。該信號可能已經(jīng)經(jīng)由同樣作為該系統(tǒng)的一部分的通信信道(例如，PCB電路軌跡)被發(fā)送到該RX 1C。)圖1示出了用于接收差分高速串行數(shù)據(jù)信號的兩個輸入端20 ;但是應(yīng)當(dāng)理解該信號可以可替換地是僅需要單個輸入端20的單端信號。元件30可以是用于接收并且緩沖(例如，放大和/或調(diào)整高速串行數(shù)據(jù)信號的電壓電平)高速串行數(shù)據(jù)信號以產(chǎn)生所接收信號的進一步的串行版本Vin的輸入緩沖器電路。從此刻開始，將假設(shè)全部信號是單端信號(但是，再次地，只要需要，差分信號可以用于代替單端信號)。將信號Vin施加到組合器電路元件40的一個輸入端。組合器40還具有多個其他輸入即來自定標(biāo)器電路元件70-1、70-2、70-3等等中的每一個的輸出的一個輸入。組合器40被示為從其Vin輸入減去每個這些其他輸入。但是應(yīng)當(dāng)理解，組合器40中的該減法僅僅是組合器40可以如何操作的一個實例，并且組合器40可以執(zhí)行其各種輸入的任意所希望的加法和減法，或者其各種輸入的加法和減法的任意所希望的組合。例如，在某種程度上，用于由組合器40所執(zhí)行的操作的這些加法或減法的選擇可以依賴于或者受到向組合器40提供信號的元件(如30和70)向那些各種信號所賦予的“符號”或“極性”的影響。通過進一步的詳細(xì)闡述，可以將具有高于某個閾值的電壓電平的信號的符號或極性認(rèn)為是正的，而將具有低于該閾值的電壓電平的信號的符號或極性認(rèn)為是負(fù)的。(如果需要，可以顛倒或反轉(zhuǎn)該慣例)如果向組合器40提供信號的元件一直使該信號反相(即一直改變該信號的符號或極性)，則組合器40可以被構(gòu)造為加上該輸入信號(因為該加法等效于組合器40減去該信號的未反相版本)。應(yīng)當(dāng)認(rèn)識到，這些是公知的代數(shù)原理，并且電路10可以被構(gòu)造為以各種方式遵循并且實現(xiàn)這些以及其他公知的代數(shù)原理而不脫離本公開內(nèi)容的范圍和精神。為了簡單起見，在至少一些下文的討論中，有時候?qū)⒓僭O(shè)組合器40從Vin減去元件70的輸出以產(chǎn)生組合器輸出信號V。(但是，再次強調(diào)，對于組合器40中的減法的該簡化參考僅僅是為了避免不必要地復(fù)雜化該討論，并且如果需要，可以改為由組合器40執(zhí)行加法或者減法與加法的各種組合。)(如上所示)假設(shè)組合器40從信號Vin減去元件70_1、70_2和70_3中的每一個的輸出以產(chǎn)生信號V，應(yīng)當(dāng)理解，可以用各種各樣的方式中的任意一種方式執(zhí)行該減法(或者任意其他更普遍的代數(shù)組合)。例如，可以適當(dāng)?shù)亟M合所施加信號的電壓(例如，類似電壓Vin)?？商鎿Q地，可以將每個輸入信號的電壓轉(zhuǎn)換成對應(yīng)的(例如成比例的)電流，并且可以適當(dāng)?shù)亟M合結(jié)果電流。然后可以將該組合所導(dǎo)致的電流轉(zhuǎn)換回對應(yīng)的(例如成比例的)電壓(即電壓V)。從目前為止關(guān)于圖1的討論，應(yīng)當(dāng)認(rèn)識到，雖然本文所討論的高速串行數(shù)據(jù)信號基本上是數(shù)字信號(即，在任意給定時刻，該信號旨在僅具有兩個可能的電平或值(例如二進制O或二進制I)中的一個)，但是在電路的某些部分中，必須考慮該信號的模擬方面并且信號處理和電路更像是模擬信號處理和電路。因此(例如)到組合器40的全部輸入可以如模擬信號(例如，可以具有遍及可能的電平或值的范圍的任意信號電平或值的信號)那樣被對待，并且組合器40可以是用于執(zhí)行其輸入信號的模擬組合的模擬電路。(下文進一步討論的)采樣器50將組合器40的“模擬”輸出信號轉(zhuǎn)換成更幾乎純凈的“數(shù)字”或“二進制”信號(即，在任意一個時刻更近乎僅具有兩個可能值中的一個值的信號)。該更加幾乎純凈的數(shù)字信號來到下游⑶R電路并且還通過串聯(lián)延遲電路元件60-1、60-2、60-3等等進行傳播。然而，(用于定標(biāo)器電路元件70-1、70-2、70-3等等中的)抽頭系數(shù)Cl、C2、C3等等可以是模擬值。因此，每個定標(biāo)器70在該定標(biāo)器所操作的延遲數(shù)字信號上的定標(biāo)效果可以是產(chǎn)生可以再次被視為模擬的定標(biāo)器輸出信號(因為，雖然其在任意給定時刻可以基本上僅具有兩個電平中的一個，但是那兩個電平通常從由采樣器50輸出的至少更近乎全二進制I或全二進制O電平被定標(biāo)回去)。將定標(biāo)器70的輸出信號認(rèn)為是模擬的也是更方便的，因為(如已經(jīng)說明過的)組合器40通常操作在模擬域中(即作為模擬信號組合器)。將組合器40的輸出信號(V)施加到采樣器電路50?；旧?，采樣器50周期性地對信號V進行采樣(即以有規(guī)律地間隔的時間間隔如每個Π —次并且優(yōu)選地處于或者接近于每個Π的(時間)中心)。例如，采樣器50可以將V的每個連續(xù)的采樣與參考電壓或閾值電壓進行比較，并且依賴于如何將V的該采樣的電壓與被采樣器50所使用的閾值電壓進行比較可以(向OTR)輸出要么是二進制I要么是二進制O的信號。通過進一步的說明，如果V的采樣具有大于該閾值的電壓，則采樣器50可以輸出二進制I信號。(如果需要，可以顛倒或反轉(zhuǎn)該輸出慣例。)采樣器50操作以取得信號V的上述采樣所采用的時序可以基于由圖1中所示電路的下游的時鐘和數(shù)據(jù)恢復(fù)電路所產(chǎn)生的恢復(fù)時鐘信號(見下一個段落)。圖1中以及本公開內(nèi)容中的其他地方的“CDR”指的是時鐘和數(shù)據(jù)恢復(fù)電路。該電路通常在包括電路10的IC上，并且其通常用于從采樣器50的輸出信號恢復(fù)被包括在由采樣器50輸出的高速串行數(shù)據(jù)信號(即，經(jīng)由端子20接收并且由元件30、40和50初步處理的高速串行數(shù)據(jù)信號)中的時鐘和數(shù)據(jù)信號信息。將以上剛剛提及的時鐘信息實現(xiàn)在高速串行數(shù)據(jù)信號中的該信號中的連續(xù)比特之間的過渡的時序中。以上剛剛提及的數(shù)據(jù)信息是高速串行數(shù)據(jù)信號中的一系列數(shù)據(jù)比特(每個Π —個數(shù)據(jù)比特)。例如，(可能是常規(guī)的)CDR電路可以使用其從串行數(shù)據(jù)信號恢復(fù)的時鐘信息(恢復(fù)的時鐘信號)(或者該時鐘信息的移相版本)對位于或接近于每個連續(xù)Π的(時間)中心的該串行數(shù)據(jù)信號的采樣進行定時，以便恢復(fù)由該Π中的串行數(shù)據(jù)信號所指示的數(shù)據(jù)比特。這樣恢復(fù)的數(shù)據(jù)信息可以被稱為重定時數(shù)據(jù)信號。由采樣器50輸出的信號V的每個采樣還被施加到延遲電路元件60-1。延遲元件60-1將施加到其上的信號延遲一個與由采樣器50所提取的連續(xù)采樣之間的時間相等的時間量。(如上所述，該時間量可以等于一個Π。)例如，元件60-1(以及每個后續(xù)的延遲元件60-2、60-3等等)可以是由這樣一種時鐘信號來計時的寄存器或觸發(fā)器電路，其中該時鐘信號具有與用于定時由采樣器50進行的采樣的時鐘信號相同的頻率但是相對于該時鐘信號具有稍稍延遲的相位。假設(shè)在任意給定時刻，采樣器50的輸出信號指示高速串行數(shù)據(jù)信號中的“當(dāng)前”比特，然后延遲元件60-1的輸出信號同時指示高速串行數(shù)據(jù)信號中緊接的前一個比特(即，正好在當(dāng)前比特之前的時刻出現(xiàn)的比特)。將延遲元件60-1的輸出信號施加到⑴定標(biāo)器電路70-1和⑵延遲電路元件60-2。延遲元件60-2是類似60-1的電路的另一個實例。因此，延遲元件60_2將施加到其上的信號延遲另一個采樣器50采樣時間間隔。在通常情況下，定標(biāo)器電路70-1是用于將從元件60-1施加到其上的信號乘以定標(biāo)因子或“抽頭系數(shù)”Cl的電路。在本說明書的下文中將更多注意力集中于類似70-1 (以及70-2、70-3等等)的電路和類似Cl (以及C2、C3等等)的定標(biāo)因子。但是，此時將足以注意到(I)這些定標(biāo)因子中的每一個優(yōu)選地是可獨立可控地變化的并且(2)每個定標(biāo)因子通過該定標(biāo)因子對從關(guān)聯(lián)的延遲元件60的輸出施加到其上的信號進行定標(biāo)(例如，相乘、放大/衰減)，以便提供施加到組合器40的相應(yīng)的定標(biāo)器輸出信號。每個定標(biāo)因子一般是具有小于I的絕對值的數(shù)。為了完整起見，我們繼續(xù)明確注意到將延遲元件60-2的輸出信號施加到(I)定標(biāo)器70-2和(2)延遲電路60-3。定標(biāo)器70-2是類似于70-1的電路的另一個實例，雖然定標(biāo)器70-2應(yīng)用其自身的定標(biāo)因子C2。類似地，延遲電路60-3是類似60-1和60_2的電路的另一個實例。因此，電路60-3將其接收的信號延遲另一個與由采樣器50所提取的連續(xù)采樣之間的時間間隔相等的時間間隔。將延遲元件60-3的輸出信號施加到(I)(使用定標(biāo)因子C3的)另一個定標(biāo)器電路70-3，以及⑵延遲電路60的另一個實例(未示出)。串聯(lián)延遲元件60的鏈可以依據(jù)需要繼續(xù)延長。該串聯(lián)或鏈中的每個延遲元件60與下一個連續(xù)的延遲元件之間的節(jié)點可以被稱為該DFE電路的“抽頭”。將每個抽頭處的信號施加到相應(yīng)的定標(biāo)器電路70，該定標(biāo)器電路通過該抽頭的“抽頭系數(shù)” C “加權(quán)”或“定標(biāo)”所施加的抽頭信號，并且將結(jié)果加權(quán)反饋信號施加到組合器40以由如前文所述的組合器使用。系數(shù)C的合適的選擇允許DFE 10從所接收的高速串行數(shù)據(jù)信號的每個連續(xù)的部分去除“正在退化”當(dāng)前部分的該信號的以前部分的產(chǎn)物。因此，為了重復(fù)前文所述的一些東西，DFE 10是能夠補償后標(biāo)記符號間干擾和信道反射的非線性均衡器。DFE 10檢測以前的比特，并且通過基于以前的數(shù)據(jù)從當(dāng)前比特減去/加上加權(quán)值來補償其在當(dāng)前比特上的影響。為了成功地消除全部后標(biāo)記ISI，需要正確地確定不同抽頭的加權(quán)系數(shù)C1、C2、C3等等。至于正確地確定類似10的DFE電路的抽頭的加權(quán)系數(shù)C的問題，當(dāng)串行數(shù)據(jù)比特率相對低并且DFE僅具有一個或兩個抽頭時，可以通過掃視全部可用的C設(shè)置并且找到(例如，在上述下游CDR電路的輸出處)給出最佳誤比特率的一個C設(shè)置(或者一小組C設(shè)置)來相對容易地確定抽頭系數(shù)。然而，隨著高速串行鏈路的帶寬需求增加(由于例如更高的串行數(shù)據(jù)比特率)并且用于成功地去除后標(biāo)記ISI所需要的抽頭的數(shù)量增加(例如，作為一個實例增加到5個抽頭)，具有自動調(diào)整抽頭權(quán)重的“自適應(yīng)引擎”(電路)可以極大地增加均衡器的實用性。(五抽頭DFE電路10包括5個串聯(lián)延遲元件60-1到60_5以及5個(分別應(yīng)用抽頭系數(shù)C1-C5的)定標(biāo)器70-1到70-5。另外，利用該自適應(yīng)引擎，可以實現(xiàn)抽頭權(quán)重C的持續(xù)自適應(yīng)以追蹤高速鏈路通信信道行為基于時間的可能變化?？梢詢?yōu)選自動地(例如，無需包括該DFE的系統(tǒng)的任意人類用戶的參與或顯著參與)發(fā)生類似10的DFE的上述自適應(yīng)操作。該自動操作因此有時候可以被稱為自動均衡等等。用戶可以偶爾(例如，通過復(fù)位系統(tǒng))啟動該自適應(yīng)均衡，但是DFE優(yōu)選地確定其自身的最佳或最優(yōu)系數(shù)值C以便提供用于輸入高速串行數(shù)據(jù)信號的最佳均衡。如本文所施加到類似10的DFE的類似“自適應(yīng)”的詞語將被理解為指的是給出合意地好的輸入信號的均衡的系數(shù)值C的該自動確定。為了執(zhí)行自適應(yīng)，可以使用最小均方(“LMS”)技術(shù)來確定用于類似10的DFE中的每個抽頭的系數(shù)C。該LMS方法可以包括反饋循環(huán)，該反饋循環(huán)計算具有期望響應(yīng)的濾波器的輸出的估計誤差，并且根據(jù)該誤差自動地調(diào)整該濾波器的一個或多個參數(shù)。該方法可以應(yīng)用迭代程序，該迭代程序在梯度向量的負(fù)的方向?qū)?quán)重因子(比如系數(shù)C)進行連續(xù)修正，這最終導(dǎo)致最小均方差。由方程式ck[n+l] = ck[n]+ue[n]yd[n-k]給出使用LMS技術(shù)的每個抽頭的系數(shù)，其中，η是離散時間索引，ck[n]是對于索引η而言用于第k個抽頭的抽頭權(quán)重，e [η]是誤差(例如，對于索引η而言濾波器/均衡器的輸出信號與其應(yīng)該是的輸出信號相差的量)，并且Yd[n-k]是第k個以前的數(shù)據(jù)。步長u控制系數(shù)的收斂速度和穩(wěn)態(tài)方差。上文緊接的方程式可以被稱為“方程式I”。利用上述LMS技術(shù)的可能的問題在于其復(fù)雜度隨著反饋抽頭的數(shù)量的增加而增力口。其還可能難以實現(xiàn)。為了簡化所需要的電路，可以使用LMS技術(shù)的變體，其可以被稱為符號到符號LMS。在執(zhí)行權(quán)重更新時，符號到符號LMS使用(I)誤差的代數(shù)符號(即，該誤差具有正的值并且因此具有正的代數(shù)符號(即+)還是具有負(fù)的值并且因此具有負(fù)的代數(shù)符號(即_))，以及(2)數(shù)據(jù)的代數(shù)符號(即，數(shù)據(jù)值(如yd[n-k])是正的并且因此具有正的代數(shù)符號(+)還是負(fù)的并且因此具有負(fù)的代數(shù)符號(_))。沒有使用全部誤差和數(shù)據(jù)值來完成權(quán)重更新。符號到符號LMS方法往往比完全LMS方法具有更大的收斂速度但是更大的穩(wěn)態(tài)誤差。然而，符號到符號LMS方法可以極大地簡化類似10的DFE的自動自適應(yīng)的實現(xiàn)所需要的硬件(電路)，并且可以更快地完成所需要的計算。根據(jù)該符號到符號LMS方法，由:ck[n+l] = ck[n] +usgn (e [η]) sgn (yd[n-k])給出每個更新的抽頭系數(shù)，其中，sgn()是算數(shù)(代數(shù))“運算符”，其意味著“使用圓括號內(nèi)部的參數(shù)或變量的代數(shù)符號?！鄙衔木o接的方程式中的其他符號具有與在以前的方程式中相同的含義。上文緊接的方程式可以被稱為“方程式2?！被谝陨戏柕椒朙MS技術(shù)的方程式，該自適應(yīng)方法需要用于每個比特和電路的誤差符號的生成，以生成誤差符號和數(shù)據(jù)流符號的乘積?？梢园凑障旅娴摹胺匠淌?”將誤差e(n)確定為截剪器(采樣器50)輸出yd(n)與到該截剪器的輸入y (η)之間的差:e(n) = yd (n) -y (η)圖2(至少在代表性的部分中)示出了根據(jù)本公開內(nèi)容用于執(zhí)行方程式3誤差確定并且隨后以這樣一種方式進一步處理該結(jié)果的電路的說明性實施方式，其中該方式至少有點類似前文所述的方程式2，以自動地(自適應(yīng)地)提供用于類似10的DFE電路中的類似70的定標(biāo)器電路元件的定標(biāo)器系數(shù)。至少大體上類似于圖1中的元件的圖2中的元件在兩幅圖中具有相同的附圖標(biāo)記。圖2中與圖1中所示的任何東西不同的元件在圖2中具有三位數(shù)的附圖標(biāo)記(以200序列的形式)。注意到在圖2中，組合器40被分解(再分)成兩個部分40和40’，但是這兩個圖2元件的組合實際上與圖1中的單個元件40相同。還注意到，一般而言，遍及本公開內(nèi)容(包括附圖)，由字母標(biāo)識的任意變量或附圖標(biāo)記是相同的或相關(guān)的變量或附圖標(biāo)記，無論該字母在具體實例中作為上檔(大寫)字母還是下檔(非大寫)字母出現(xiàn)。而且，遍及本公開內(nèi)容并且在附圖中，可以可互換地使用方括號和圓括號，并且沒有意義附屬于在任意具體實例中使用何種類型的標(biāo)點符號。如圖2中所示，組合器電路元件210從采樣器50的輸出(該輸出現(xiàn)在被標(biāo)識為yd(η)，其中d表示已經(jīng)由采樣器50完成了采樣“判決”)減去該采樣器的輸入(該輸入現(xiàn)在被標(biāo)識為y(n))。注意到(如以前一樣)，在這些以及其他變量中的索引值η指示以離散時間間隔(即，有規(guī)律地間隔的時間間隔，其中采樣器50以該時間間隔在其輸入信號y (η)上執(zhí)行采樣操作)發(fā)生的操作(以及為了當(dāng)前目的有意義的或者重要的參數(shù)值)。組合器210的輸出信號(e[n])是誤差信號,其被施加到量化器電路兀件220。量化器220在任意給定采樣時刻η將誤差信號僅量化為一個比特以簡化量化器下游的自適應(yīng)電路。例如，如果誤差信號e[n]的值在代數(shù)上為正(+)，則由量化器220所輸出的一個比特可以具有二進制值I。如果誤差信號e[n]的值在代數(shù)上為負(fù)(_)，則由量化器220輸出的一個比特可以具有二進制值O。(正如通常遍及本公開內(nèi)容的“極性”，如果需要，可以顛倒該慣例。)因此，輸出信號[η]是等于(表明)誤差信號e[n]的代數(shù)符號的一個(單個)比特。將量化誤差信號e~ [η]施加到多個乘法器電路230-1、230-2、230-3等等中的每一個乘法器電路的一個輸入端。對于DFE電路中的每個抽頭存在一個該乘法器230。如圖1中所示，每個抽頭在延遲電路元件60的鏈(系列)中的每個相應(yīng)的延遲電路元件的輸出處。到每個乘法器230的另一個輸出是與該抽頭相關(guān)聯(lián)的延遲電路元件60的輸出信號。因此(例如)第一延遲電路元件60-1的輸出信號是到乘法器230-1的第二輸入。作為另一個實例，第二延遲電路元件60-2的輸出信號是到乘法器230-2的第二輸入。如早先結(jié)合圖1所述的，每個延遲元件60的輸出信號也是單端的、僅一個比特的信號。每個乘法器230將施加到其上的兩個信號相乘，并且將結(jié)果乘積信號(再次地，單比特或僅一個比特的信號)施加到離散時間積分器240-1、240-2、240-3等等中的相應(yīng)的離散時間積分器。(在圖4中更詳細(xì)地示出了并且在本說明書的后文中描述了積分器240中的一個代表性積分器的說明性實施方式。)例如，將由乘法器230-1輸出的乘積施加到離散時間積分器240-1 ;將由乘法器230-2輸出的乘積施加到離散時間積分器240-2 ;依此類推。每個積分器240對施加到其上的信號進行操作(例如，如本說明書的后文中更詳細(xì)地示出并且描述的)以產(chǎn)生一個對應(yīng)的DFE抽頭系數(shù)C (或者用于控制一個對應(yīng)的DFE抽頭系數(shù)C的選擇的至少一個數(shù)字C)。例如，積分器240-1的C1個輸出信號可以用于控制乘法器電路元件70-1中所使用的抽頭系數(shù)C1的選擇。乘法器70-1將延遲元件60-1的輸出信號乘以抽頭系數(shù)C1以產(chǎn)生到組合器40’ /40的一個輸入。作為另一個實例，積分器240-2的C2個輸出信號可以用于控制乘法器70-2中所使用的抽頭系數(shù)C2的選擇。該乘法器將延遲元件60-2的輸出信號乘以抽頭系數(shù)C2以產(chǎn)生到組合器40’ /40的另一個輸入。從前文可見，使用離散時間積分器240來改變每個抽頭系數(shù)C。這些積分器240 (和它們的相關(guān)電路)實現(xiàn)用于抽頭系數(shù)C的自動改變的符號誤差最小均方(“LMS”)技術(shù)并且因此實現(xiàn)使用這些系數(shù)的DFE (如10)。(對于DFE中的每個抽頭，存在對應(yīng)的積分器240。)使用積分器240可以減緩系數(shù)更新過程以免導(dǎo)致DFE電路的操作中可能的不穩(wěn)定。事實上，積分器240對從乘法器230施加到其上的乘積信號執(zhí)行低通濾波操作。在該附圖中未描繪從圖2中的每個C輸出到該圖中對應(yīng)的C輸入的實際(功能)連接以避免用過量的彼此交叉的線條過度復(fù)雜化該附圖。但是應(yīng)當(dāng)理解，這些連接實際上是存在的(例如，積分器240-1的輸出C1至少被功能性地連接到乘法器70-1的輸入C1 ;積分器的輸出C2至少被功能性地連接到乘法器70-2的輸入C2 ;等等)。再次明確地注意到，圖2中的每個C輸出可以不是被對應(yīng)的定標(biāo)器電路70所使用的實際定標(biāo)因子C。然而，每個定標(biāo)因子至少基于圖2中的對應(yīng)C輸出的值(例如，選自基于該值的一系列可能的定標(biāo)因子值)。圖2中的每個C輸出可以是多位數(shù)二進制數(shù)，其值確定將選擇用于對應(yīng)的定標(biāo)器70因子的多個可用值中的哪一個?？梢詫⑶拔乃峒暗摹安介L”u實現(xiàn)為(例如)這樣一種數(shù)量，其中這些可選擇的定標(biāo)因子值中的在數(shù)值上相鄰的定標(biāo)因子值彼此相差該數(shù)量。這還可以受到每個積分器240的輸出C可以具有多少個不同值(例如，每個該積分器240的輸出是否是3比特二進制數(shù)、4比特二進制數(shù)等等)的影響。具有較少比特的輸出往往導(dǎo)致較粗(較大)的步長u ;具有較多比特的輸出可以支持較細(xì)(較小)的步長U。在圖6中示出并且在本說明書中的后文進一步描述了如在緊接的前一個段落中所涉及的電路的說明性實施方式。在圖3中更詳細(xì)地示出了誤差生成器電路300 (如在圖2中的虛線矩形內(nèi)部所示的電路)的可能的構(gòu)造的說明性實施方式。如圖3所示，可以由三個比較器電路320a、320b和320c和復(fù)用器(“mux”)電路330實現(xiàn)誤差生成器300。還可以應(yīng)用分壓電阻器網(wǎng)絡(luò)310a/b。在電路300中，Vrh是相對高的參考電壓源并且Vrl是相對低的參考電壓源。在這里使用術(shù)語“相對”主要為了指示Vrh的電壓高于Vrl的電壓。因此，電壓Vrh相比于(即相對于)電壓Vrl是“高的”或者“相對高的”(其意味著電壓Vrl相比于(即相對于)電壓Vrh是“低的”或者“相對低的”)。將電阻器310a和310b彼此串聯(lián)連接在Vrh和Vrl之間。在電阻器310之間提供(被標(biāo)記為Vth的)節(jié)點。因此，在節(jié)點Vth處的電壓(又被稱為電壓Vth)具有在電壓Vrh與Vrl之間的(中間)值。由電阻器310a和310b的相對電阻確定Vth與Vrh和Vrl相差的量。例如，如果這些電阻相等，則Vth在Vrh與Vrl之間的中點上。如果電阻310a小于電阻310b，則Vth更加靠近Vrh而不是Vrl。如果電阻310a大于電阻310b,則Vth更加遠(yuǎn)離Vrh而不是Vrl。將串行數(shù)據(jù)輸入信號y (η)施加到比較器320a、320b和320c中的每一個比較器的正輸入端。將Vrh施加到比較器320a的負(fù)輸入端。將Vth施加到比較器320b的負(fù)輸入端。將Vrl施加到比較器320c的負(fù)輸入端。比較器320b確定串行數(shù)據(jù)輸入信號y (η)的極性(yd(n))。這通過比較器320b將y(n)與Vth進行比較來完成。例如，如果比較器320b發(fā)現(xiàn)y (η)的電壓大于Vth，則比較器320b可以輸出等于二進制I的yd (η)。相反地，如果比較器320b發(fā)現(xiàn)y (η)的電壓小于Vth，則比較器320b可以輸出等于二進制O的yd(n)。(類似遍及本公開內(nèi)容的其他極性慣例，如果需要，可以顛倒該慣例)。比較器320a和320b中的每一個比較器生成相應(yīng)的候選誤差符號信號。例如，如果比較器320a發(fā)現(xiàn)y (η)的電壓大于Vrh，則比較器320a可以產(chǎn)生等于二進制I的候選誤差符號信號。(該情況還將意味著比較器320c產(chǎn)生等于二進制I的候選誤差符號信號。)另一方面，如果比較器320a發(fā)現(xiàn)y (η)的電壓小于Vrh，則比較器320a可以產(chǎn)生等于二進制O的候選誤差符號信號。(該情況可以導(dǎo)致比較器320c根據(jù)y(n)是高于Vrl還是低于Vrl來產(chǎn)生二進制I或二進制O的候選誤差符號信號。)作為最后一個實例，如果比較器320c發(fā)現(xiàn)電壓y(n)小于Vrl，則比較器320c可以產(chǎn)生等于二進制O的候選誤差符號信號。(該情況還將意味著比較器320a產(chǎn)生等于二進制O的候選誤差符號信號。)將由比較器320a產(chǎn)生的候選誤差符號信號施加到復(fù)用器330的一個可選輸入端。將由比較器320c產(chǎn)生的候選誤差符號信號施加到復(fù)用器330的另一個可選輸入端。將比較器320b的yd(n)輸出信號施加到復(fù)用器330的選擇控制輸入端。因此，yd(n)信號的二進制值確定復(fù)用器330選擇它的兩個可選輸入中的哪一個可選輸入作為它的最終誤差符號輸出信號e~[n]。特別地，圖3表明如果7(1(11)是二進制1，則復(fù)用器330選擇比較器320a的輸出作為最終的誤差符號信號e~ [η]，而如果yd(n)是二進制0，則復(fù)用器330選擇比較器320c的輸出作為最終的誤差符號信號[η]。因此，由判決比特yd(n)選擇最終的誤差符號e~[n]。圖4是用于概述在全部可能的輸入信號條件下圖3的電路的操作的真值表。例如，圖4中的第I行表明當(dāng)y (η)大于Vrh時，全部比較器320的輸出是I并且符號誤差輸出信號也是I。圖4中的第4行表明當(dāng)y(n)小于Vrl時，全部剛剛提及的輸出是O。圖4中的第2行表明當(dāng)y (η)在Vrh與Vth之間時，比較器320a的輸出是0，但是比較器320c和比較器320b的輸出是I。這導(dǎo)致符號誤差輸出信號為O。圖4的第3行表明當(dāng)y (η)在Vth與Vrl之間時，比較器320a和比較器320b的輸出是0，但是比較器320c的輸出是I。這導(dǎo)致符號誤差輸出信號為I。從前文應(yīng)當(dāng)認(rèn)識到，Vrh和Vrl的電平(電壓值)確定要求使DFE將數(shù)據(jù)(即，在信號yd(n)中)恢復(fù)到最終值的最終值。從前文還應(yīng)當(dāng)認(rèn)識到，Vrh與Vrl之間的電壓差(即，Vrh-Vrl)是DFE的輸出的近似垂直的眼開程度。自適應(yīng)引擎(電路)對于較小的Vrh-Vrl可以更容易地收斂，但是這往往減少了 DFE輸出的垂直眼開程度。另一方面，具有較大的Vrh-Vrl使得自適應(yīng)引擎更難以收斂。(數(shù)據(jù)信號的“眼睛”由在對應(yīng)于一個單位間隔的單個時間周期中疊加信號的多個單位間隔的概念而產(chǎn)生。這樣一種重疊的內(nèi)部區(qū)域是數(shù)據(jù)信號的眼睛的“張開”內(nèi)部，其中數(shù)據(jù)信號的任何一部分都不經(jīng)過該內(nèi)部區(qū)域。通常，眼睛越大(越張開)，則可以(例如，通過下游時鐘和數(shù)據(jù)恢復(fù)電路)越容易并且越準(zhǔn)確地從該信號恢復(fù)數(shù)據(jù)信息。)在圖5中更詳細(xì)地示出了一個代表性的離散時間積分器240的說明性實施方式。緊接每個離散時間積分器的上游，相關(guān)的乘法器230將當(dāng)前的誤差符號信號乘以適當(dāng)?shù)匮舆t的以前的yd(n)數(shù)據(jù)信號值。這被示于圖5中，其中，代表性的第k個離散時間積分器240-k(其中k可以具有諸如1、2、3、4等等任何非零的、正的整數(shù)值)被示為具有(來自相關(guān)的乘法器230-k)的輸入e~ [n]yd[n-k]。在圖5中所示的說明性實施方式中，由上/下(“U/D”)計數(shù)器電路實現(xiàn)離散時間積分器。根據(jù)誤差和數(shù)據(jù)的極性，四比特(“4-b”)預(yù)計數(shù)器520將增加(加I)或減小(減I)它的當(dāng)前計數(shù)值或所存儲的內(nèi)容。在(預(yù)計數(shù)器520中的)可調(diào)上/下計數(shù)器510上溢的情況中，其輸出二進制I的進位輸出信號，導(dǎo)致相關(guān)聯(lián)的三比特(“3-b”)上/下(“U/D”)系數(shù)計數(shù)器530增加。相反地，在計數(shù)器510下溢的情況中，其輸出二進制I的借位信號。這導(dǎo)致相關(guān)聯(lián)的計數(shù)器530減小。計數(shù)器510的任何上溢或下溢導(dǎo)致OR(或)門512輸出二進制I的信號，該信號將計數(shù)器510復(fù)位到在或靠近它的可能的計數(shù)值的范圍的中間的計數(shù)值。這防止頻繁的進位=I或借位=I的序列。雖然被示為具有4個比特，但是預(yù)計數(shù)器520可以具有可調(diào)數(shù)量的比特作為用以控制收斂速度的輔助。由系數(shù)計數(shù)器530輸出的計數(shù)可以用來控制相關(guān)聯(lián)的抽頭加權(quán)電路70-k的系數(shù)Ck。圖6是可用于將來自圖2中的積分器電路240的代表性實例的輸出信號轉(zhuǎn)換成由圖2中的電路70的相應(yīng)的實例所使用的實際定標(biāo)(相乘、放大/衰減)因子或系數(shù)的電路610-k的代表性實例的說明性實施方式的簡化示意性方框圖。例如，積分器240-k的輸出Ck可以是多比特數(shù)字值或字。電路610-k可以將該數(shù)字值轉(zhuǎn)換成用于控制這樣一種數(shù)量的模擬控制值(定標(biāo)因子)，其中相關(guān)聯(lián)的電路70-k將它從相關(guān)聯(lián)的延遲電路元件60-k接收的延遲數(shù)據(jù)信號值放大或衰減該數(shù)量。因此，電路610-k可以是數(shù)模轉(zhuǎn)換器電路、存儲器電路等等，其中該存儲器電路用于基于使用來自積分器240-k的Ck信號作為施加到該存儲器的地址信號來查找并且輸出 多個以前存儲的輸出信號值中的任意一個。電路610-k的定標(biāo)因子輸出在本公開內(nèi)容中有時候也被稱為Ck、Ck等等；但是應(yīng)當(dāng)理解，雖然電路610的輸出Ck基于電路610的輸入Ck，但是這些輸入值和輸出值可以是彼此不同的，其中電路610提供從輸入值機制到輸出值機制的轉(zhuǎn)換或轉(zhuǎn)譯。在概括并且擴展前文的一些方面，本公開內(nèi)容的某些可能的方面涉及用于對串行數(shù)據(jù)信號(例如，類似20、￥化或11(11))進行操作的判決反饋均衡器(“DFE”)電路(例如，類似10)。該DFE電路可以包括用于將DFE電路的數(shù)字化數(shù)據(jù)輸出信號(例如“到CDR”或yd(η))相繼通過多個延遲電路元件(例如60-1、60-2、60-3等等)來延遲該信號從而在任意給定時刻每個延遲電路元件從DFE電路的串行數(shù)據(jù)輸出信號輸出一個相應(yīng)的先前的比特的電路(例如60-1、60-2、60-3等等)。該DFE電路還可以包括用于將相應(yīng)的定標(biāo)因子(例如Cl、C2、C3等等(或者Cp C2, C3等等))施加到每個延遲電路元件的輸出信號以產(chǎn)生相應(yīng)的反饋信號的電路(例如70-1、70-2、70-3等等)。該DFE電路還可以進一步包括用于將串行數(shù)據(jù)信號與反饋信號組合以產(chǎn)生用于DFE電路的輸出信號的源信號(例如V或y(n))的電路(例如40或者40/40’ )。DFE電路還可以進一步包括用于基于(I)DFE電路的輸出信號中的誤差的代數(shù)符號(例如e~[n]或者sign (error))和⑵相應(yīng)的延遲電路元件的輸出信號來確定用于每個反饋信號的定標(biāo)因子的電路(例如210、220、230-1、230-2等等、240-1、240-2 等等)。在上文所概括的類型的電路中，用于確定的電路可以包括用于將誤差(例如e~[n])的代數(shù)符號與相應(yīng)的延遲電路元件(例如60-1、60-2等等)的輸出信號相乘以產(chǎn)生用于確定相應(yīng)的定標(biāo)因子(例如C1' C2等等)的乘積/[目號的電路(例如230_1、230_2等
坐^
寸/ ο在上文所概括的類型的電路中，用于確定的電路還可以包括用于基于時間對用于每個相應(yīng)的定標(biāo)因子的乘積信號進行積分以產(chǎn)生用于確定每個相應(yīng)的定標(biāo)因子的時間積分信號(例如240-1、240-2等等的CpC2等等輸出)的電路(例如240_1、240_2等等)。在上文所概括的類型的電路中，用于確定的電路還可以進一步包括用于使每個定標(biāo)因子(例如，610-k的“用于乘法器70-k的定標(biāo)因子”的輸出)的值基于用于該定標(biāo)因子的時間積分信號(例如，到610-k的“來自積分器240-k的Ck”的輸入)的電路(例如610-k)。在上文所概括的類型的電路中，用于確定的電路可以包括用于數(shù)字化源信號(例如y (η))以產(chǎn)生DFE電路的輸出信號(例如yd(n))的電路(例如50)。在上文所概括的類型的電路中，用于確定的電路還可以包括用于將DFE電路的輸出信號與源信號進行比較以產(chǎn)生誤差信號(例如e[n]或eiror)的電路(例如210)。在上文所概括的類型的電路中，用于確定的電路還可以進一步包括用于數(shù)字化該誤差信號以確定該誤差信號的代數(shù)符號(例如e~[n])的進一步的電路(例如220)。
`
在進一步(或者可替換地)概括并且擴展前文的一些方面，本公開內(nèi)容的某些可能的方面涉及操作判決反饋均衡器(“DFE”)電路(例如10)的方法。該方法可以包括產(chǎn)生該DFE電路的輸出信號(例如yd(n))的多個不同地延遲的版本(例如60-1、60-2、60_3等等的輸出信號)。該方法還可以包括確定DFE電路的輸出信號的誤差值(例如e[n])的代數(shù)符號(例如e~[n])。該方法還可以進一步包括使用信號(例如e~[n])對每個該延遲版本進行操作以產(chǎn)生與每個該延遲版本相關(guān)聯(lián)的相應(yīng)的進一步的信號(例如乘法器230-1、230-2,230-3等等的輸出信號)。該方法還可以進一步包括使用與每個該延遲版本相關(guān)聯(lián)的該進一步的信號來確定在與串行數(shù)據(jù)輸入信號(例如u(n))的(例如，由40或者40/40’所產(chǎn)生的)組合中用于對(例如在乘法器70-1、70-2、70-3等等中的相應(yīng)的乘法器中的)每個相應(yīng)的延遲版本進行加權(quán)的系數(shù)(例如C1X2X3等等)，其中從該組合(例如y(n))產(chǎn)生DFE電路的輸出信號(例如yd (η))。在如上文所概括的方法中，該產(chǎn)生可以包括通過串行數(shù)據(jù)輸入信號(例如u(n))的多個連續(xù)單位間隔(例如z—1或60-1、60-2、60-3等等)中的每一個單位間隔對DFE電路的輸出信號(例如yd(n))進行延遲，其中每個延遲版本是延遲(例如60-1、60-2、60-3等等)的單位間隔的一個相應(yīng)的單位間隔的輸出信號。如上文所概括的方法還可以包括將該組合(例如y(n))與閾值電壓(例如Vth)進行比較以產(chǎn)生DFE電路的輸出信號(例如yd(n))，其中如果該組合大于該閾值，則該輸出信號具有第一二進制值(例如二進制I)，并且如果該組合小于該閾值，則該輸出信號具有第二二進制值(例如二進制O)。
在如上文所概括的方法中，該確定可以包括將DFE電路的輸出信號(例如yd(n))與該組合(例如y(η))進行比較以產(chǎn)生誤差值(例如e[n])。在如上文所概括的方法中，該確定還可以包括確定誤差值(例如e[n])是否在代數(shù)上大于可接受的誤差值的范圍(例如從Vrt到Vril的范圍)，并且如果是，則使用第一二進制值(例如二進制I)來指示該誤差值的代數(shù)符號(例如e~[n]);并且如果誤差值(例如e[n])在代數(shù)上小于可接受的誤差值的范圍(例如從Vri到Vth的范圍)，則使用第二二進制值(例如二進制O)來指示該誤差信號的代數(shù)符號(例如[η])。在如上文所概括的方法中，該操作可以包括將每個延遲版本(例如60-1、60_2、60-3等等的輸出信號)乘以用于指示該代數(shù)符號的信號(例如e~[n])。在如上文所概括的方法中，該使用可以包括將每個延遲版本(例如60-1、60_2、60-3等等的輸出信號)乘以被確定用于對該相應(yīng)的延遲版本進行加權(quán)的系數(shù)(例如C1X2' 在如上文所概括的方法中，該使用可以包括(例如，使用離散時間積分器240-1、240-2、240-3等等，其中例如如圖5中所示地構(gòu)造每個離散時間積分器)對與每個該延遲版本相關(guān)聯(lián)的進一步的信號(例如，相應(yīng)的乘法器230-1、230-2、230-3等等的輸出信號)進行低通濾波以產(chǎn)生用于確定用于對每個相應(yīng)的延遲版本進行加權(quán)的系數(shù)(例如，在乘法器70-1、70-2、70-3等等中使用的CpCyC3等等)的經(jīng)濾波的信號(例如，CpCy C3等等，元件240的輸出信號)。在還進一步(或者可替換地)概括并且擴展前文的一些方面，本公開內(nèi)容的某些可能的方面涉及用于對串行數(shù)據(jù)信號(例如u(n))進行操作的判決反饋均衡器(“DFE”)電路(例如10)。該DFE電路可以包括組合器電路(例如，40或者40/40’)，用于將串行數(shù)據(jù)信號與多個反饋信號(例如，乘法器70-1、70-2、70-3等等的輸出信號)組合以產(chǎn)生中間信號(例如y(n))。該DFE電路還可以包括第一電路、第二電路和第三電路(例如，分別為320a、320c和320b)，用于分別將該中間信號與(I)第一相對高參考電壓(例如Vrh)、(2)第二相對低參考電壓(例如Vrl)和(3)在第一參考電壓和第二參考電壓中間的閾值電壓(例如Vth)進行比較，該第三電路的輸出信號(例如yd(n))是該DFE電路的二進制輸出信號并且還被用于(例如在330中)控制對于該第一電路和該第二電路的二進制輸出信號中的哪一個被用作誤差信號(例如e~[n])進行選擇。該DFE電路還可以進一步包括用于通過逐漸變大的時間量來對DFE電路的該輸出信號進行延遲以產(chǎn)生多個延遲信號的電路(例如60-1、60-2、60-3等等)，其中通過一個相應(yīng)的量對每個延遲信號進行延遲。該DFE電路還可以進一步包括用于將每個該延遲信號與該誤差信號相乘以產(chǎn)生多個乘積信號的電路(例如230-1、230-2、230-3等等)，其中每個乘積信號與一個相應(yīng)的該延遲信號相關(guān)聯(lián)。該DFE電路還可以進一步包括用于使用與每個該延遲信號相關(guān)聯(lián)的該乘積信號來確定用于相關(guān)聯(lián)的延遲信號的加權(quán)系數(shù)(例如Q、C2, C3等等)的電路(例如240-1、240-2、240-3等等)。該DFE電路還可以進一步包括用于通過與該延遲信號相關(guān)聯(lián)的該加權(quán)系數(shù)來對每個該延遲信號進行加權(quán)以產(chǎn)生一個相應(yīng)的該反饋信號的電路(例如70-1、70-2、70-3等等)。在如上文所概括的電路中，該組合器電路可以執(zhí)行該串行數(shù)據(jù)信號與該反饋信號的模擬組合。在如上文所概括的電路中，在任意給定時刻，該輸出信號(例如yd(n))僅表示數(shù)據(jù)信息的單個比特(例如，如通過跨圖2中的yd(n)導(dǎo)線的斜線所指示的并且“I”與該斜線相關(guān)聯(lián))，并且該誤差信號(例如e~[n])也僅表示誤差信息的單個比特(例如，如通過跨圖2中的e~ [η]導(dǎo)線的斜線所指示的并且“I”與該斜線相關(guān)聯(lián))。在如上文所概括的電路中，每個該逐漸變大的時間量可以是該串行數(shù)據(jù)信號中的一個數(shù)據(jù)比特的持續(xù)時間的相應(yīng)不同的整數(shù)倍數(shù)(例如，60-1之后的I個單位間隔，60-1和60-2之后的2個單位間隔，60-1、60-2和60_3之后的3個單位間隔，等等)。在如上文所概括的電路中，用于將每個該延遲信號乘以該誤差信號的該電路可以具有被限于僅將兩個比特相乘在一起的乘法能力(例如，每個乘法器230可以是用于將一個延遲比特(即延遲yd(n)比特)乘以一個誤差符號比特[η]的一比特乘法器)。 在如上文所概括的電路中，該用于使用的電路可以包括用于與每個該延遲信號相關(guān)聯(lián)的連續(xù)乘積信號的離散時間積分以產(chǎn)生與每個該延遲信號相關(guān)聯(lián)的積分信號(例如Cp C2、C3等等，元件240的輸出信號)的電路(例如240-1、240-2、240-3等等)。該用于使用的電路還可以包括用于從與該延遲信號相關(guān)聯(lián)的該積分信號(例如，到電路610-k的“來自積分器240-k的Ck”的輸入)確定用于該相關(guān)聯(lián)的延遲信號的加權(quán)系數(shù)(例如，由電路610-k輸出的“用于乘法器70-k的定標(biāo)因子”)的電路(例如，如圖6中一樣)。在如上文所概括的電路中，與每個該延遲信號相關(guān)聯(lián)的該加權(quán)系數(shù)(例如Cp C2,C3等等)可以是模擬信號參數(shù)。應(yīng)當(dāng)理解，前文僅僅是本公開內(nèi)容的原理的說明并且本領(lǐng)域的熟練技術(shù)人員可以在不脫離本公開內(nèi)容的范圍和精神的情況下做出各種修改。例如，根據(jù)本公開內(nèi)容的DFE電路可以包括任意數(shù)量的抽頭。作為另一個實例，除了圖5中所示的構(gòu)造之外的其他構(gòu)造可以用于離散時間積分器240。應(yīng)當(dāng)認(rèn)識到，電路元件240實際上是對周期性地或在離散時間上產(chǎn)生(即正在被DFE電路處理的串行數(shù)據(jù)信號的每個單位間隔一次)的信號值(即乘法器230的輸出)進行操作的低通濾波器。
權(quán)利要求
1.一種用于對串行數(shù)據(jù)信號進行操作的判決反饋均衡器(“DFE”)電路，包括: 用于將所述DFE電路的數(shù)字化串行數(shù)據(jù)輸出信號連續(xù)地通過多個延遲電路元件來延遲所述信號從而在任意給定時刻每個延遲電路元件從所述DFE電路的所述串行數(shù)據(jù)輸出信號輸出一個相應(yīng)的先前的比特的電路； 用于將相應(yīng)的定標(biāo)因子施加到每個所述延遲電路元件的輸出信號以產(chǎn)生相應(yīng)的反饋信號的電路； 用于將所述串行數(shù)據(jù)信號與所述反饋信號組合以產(chǎn)生用于所述DFE電路的所述輸出信號的源信號的電路；以及 用于基于⑴所述DFE電路的所述輸出信號中的誤差的代數(shù)符號以及(2)所述相應(yīng)的延遲電路元件的所述輸出信號來確定用于每個所述反饋信號的所述定標(biāo)因子的電路。
2.根據(jù)權(quán)利要求1中所限定的電路，其中所述用于確定的電路包括: 用于將所述誤差的所述代數(shù)符號與所述相應(yīng)的延遲電路元件的所述輸出信號相乘以產(chǎn)生用于確定所述相應(yīng)的定標(biāo)因子的乘積信號的電路。
3.根據(jù)權(quán)利要求2中所限定的電路，其中所述用于確定的電路還包括: 用于基于時間對用于每個相應(yīng)的定標(biāo)因子的所述乘積信號進行積分以產(chǎn)生用于確定每個相應(yīng)的定標(biāo)因子的時間積分信號的電路。
4.根據(jù)權(quán)利要求3中所限定的電路，其中所述用于確定的電路還進一步包括: 用于使每個定標(biāo)因子的值基于用于所述定標(biāo)因子的所述時間積分信號的電路。
5.根據(jù)權(quán)利要求1中所限定的電路，其中所述用于確定的電路包括: 用于數(shù)字化所述源信號以產(chǎn)生所述DFE電路的所述輸出信號的電路。
6.根據(jù)權(quán)利要求5中所限定的電路，其中，所述用于確定的電路還包括: 用于將所述DFE電路的所述輸出信號與所述源信號進行比較以產(chǎn)生誤差信號的電路。
7.根據(jù)權(quán)利要求6中所限定的電路，其中所述用于確定的電路還進一步包括: 用于數(shù)字化所述誤差信號以確定所述誤差信號的所述代數(shù)符號的進一步的電路。
8.一種操作判決反饋均衡器(“DFE”)電路的方法，包括: 產(chǎn)生所述DFE電路的輸出信號的多個不同地延遲的版本； 確定所述DFE電路的所述輸出信號的誤差值的代數(shù)符號； 使用指示所述代數(shù)符號的信號對每個所述延遲版本進行操作以產(chǎn)生與每個所述延遲版本相關(guān)聯(lián)的相應(yīng)的進一步的信號；以及 使用與每個所述延遲版本相關(guān)聯(lián)的所述進一步的信號來確定在與串行數(shù)據(jù)輸入信號的組合中用于對每個相應(yīng)的延遲版本進行加權(quán)的系數(shù)，其中從所述組合產(chǎn)生所述DFE電路的所述輸出信號。
9.根據(jù)權(quán)利要求8中所限定的方法，其中所述產(chǎn)生包括: 通過所述串行數(shù)據(jù)輸入信號的多個連續(xù)的單位間隔中的每一個單位時間間隔對所述DFE電路的所述輸出信號進行延遲，每個所述延遲版本是延遲的所述單位間隔的一個相應(yīng)的單位間隔的輸出信號。
10.根據(jù)權(quán)利要求8中所限定的方法，還包括: 將所述組合與閾值電壓進行比較以產(chǎn)生所述DFE電路的所述輸出信號，其中如果所述組合大于所述閾值電壓，則所述輸出信號具有第一二進制值，并且如果所述組合小于所述閾值，則所述輸出信號具有第二二進制值。
11.根據(jù)權(quán)利要求10中所限定的方法，其中所述確定包括: 將所述DFE電路的所述輸出信號與所述組合進行比較以產(chǎn)生所述誤差值。
12.根據(jù)權(quán)利要求11中所限定的方法，其中所述確定還包括: 確定所述誤差值是否在代數(shù)上大于可接受的誤差值的范圍，并且如果是，則使用第一二進制值來指示所述誤差值的所述代數(shù)符號；并且如果所述誤差值在代數(shù)上小于可接受的誤差值的所述范圍，則使用第二二進制值來指示所述誤差信號的所述代數(shù)符號。
13.根據(jù)權(quán)利要求8中所限定的方法，其中所述操作包括: 將每個所述延遲版本乘以指示所述代數(shù)符號的所述信號。
14.根據(jù)權(quán)利要求8中所限定的方法，其中所述使用包括: 將每個所述延遲版本乘以被確定用于對所述相應(yīng)的延遲版本進行加權(quán)的所述系數(shù)。
15.根據(jù)權(quán)利要求8中所限定的方法，其中所述使用包括: 對與每個所述延遲版本相關(guān)聯(lián)的所述進一步的信號進行低通濾波以產(chǎn)生用于確定用于對每個相應(yīng)的延遲版本進行加權(quán)的所述系數(shù)的經(jīng)濾波的信號。
16.一種用于對串行數(shù)據(jù)信號進行操作的判決反饋均衡器(“DFE”)電路，包括: 組合器電路，用于將所述串行數(shù)據(jù)信號與多個反饋信號組合以產(chǎn)生中間信號； 第一電路、第二電路和第三電路，用于分別將所述中間信號與(I)第一相對高參考電壓、(2)第二相對低參考電壓和(3)在所述第一參考電壓和所述第二參考電壓中間的閾值電壓進行比較，所述第三電路的輸出信號是所述DFE電路的二進制輸出信號并且還被用于控制對于所述第一電路和所述第二電路的二進制輸出信號中的哪一個被用作誤差信號進行選擇； 用于通過逐漸變大的時間量來對所述DFE電路的所述輸出信號進行延遲以產(chǎn)生多個延遲信號的電路，其中通過一個相應(yīng)的所述量對所述每個延遲信號進行延遲； 用于將每個所述延遲信號與所述誤差信號相乘以產(chǎn)生多個乘積信號的電路，其中每個所述乘積信號與一個相應(yīng)的所述延遲信號相關(guān)聯(lián)； 用于使用與每個所述延遲信號相關(guān)聯(lián)的所述乘積信號來確定用于所述相關(guān)聯(lián)的延遲信號的加權(quán)系數(shù)的電路；以及 用于通過與所述延遲信號相關(guān)聯(lián)的所述加權(quán)系數(shù)來對每個所述延遲信號進行加權(quán)以產(chǎn)生一個相應(yīng)的所述反饋信號的電路。
17.根據(jù)權(quán)利要求16中所限定的電路，其中所述組合器電路執(zhí)行所述串行數(shù)據(jù)信號與所述反饋信號的模擬組合。
18.根據(jù)權(quán)利要求16中所限定的電路，其中在任意給定時刻，所述DFE電路的所述輸出信號僅表示數(shù)據(jù)信息的單個比特并且所述誤差信號也僅表示誤差信息的單個比特。
19.根據(jù)權(quán)利要求16中所限定的電路，其中每個所述逐漸變大的時間量是所述串行數(shù)據(jù)信號中的一個數(shù)據(jù)比特的持續(xù)時間的相應(yīng)不同的整數(shù)倍數(shù)。
20.根據(jù)權(quán)利要求18中所限定的電路，其中用于將每個所述延遲信號乘以所述誤差信號的所述電路具有被限于僅將兩個比特相乘在一起的乘法能力。
21.根據(jù)權(quán)利要求18中所限定的電路，其中所述用于使用的電路包括: 用于與每個所述延遲信號相關(guān)聯(lián)的連續(xù)乘積信號的離散時間積分以產(chǎn)生與每個所述延遲信號相關(guān)聯(lián)的積分信號的電路；以及 用于從與所述延遲信號相關(guān)聯(lián)的所述積分信號確定用于所述相關(guān)聯(lián)的延遲信號的所述加權(quán)系數(shù)的電路。
22.根據(jù)權(quán)利要求16中所限定的電路，其中與每個所述延遲信號相關(guān)聯(lián)的所述加權(quán)系數(shù)是模擬 信號參數(shù)。
全文摘要
判決反饋均衡器(“DFE”)電路將在其各種抽頭中使用的系數(shù)的確定基于誤差信號的當(dāng)前值的代數(shù)符號以及由DFE電路所輸出的在先串行數(shù)據(jù)信號值。該代數(shù)符號信息(而不是全部誤差信號值)的使用極大地簡化了用以確定抽頭系數(shù)所需要的電路。DFE電路可以是自適應(yīng)的，即結(jié)果是其自動地調(diào)整抽頭系數(shù)用于改變串行數(shù)據(jù)信號的傳輸條件。
文檔編號H04L25/08GK103081422SQ201180042500
公開日2013年5月1日 申請日期2011年8月25日 優(yōu)先權(quán)日2010年9月3日
發(fā)明者D·P·C·陳, T·M·特朗 申請人:阿爾特拉公司