專利名稱：一種運(yùn)動(dòng)目標(biāo)特征高速視覺捕捉裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種運(yùn)動(dòng)目標(biāo)特征高速視覺捕捉裝置，屬于圖像處理領(lǐng)域及機(jī)器視覺圖像測(cè)量領(lǐng)域。
背景技術(shù)：
隨著各國軍事技術(shù)的飛速發(fā)展，出現(xiàn)了大量高速運(yùn)動(dòng)目標(biāo)，如軍用飛機(jī)、導(dǎo)彈等， 飛行速度達(dá)到3馬赫以上，對(duì)國家安全存在巨大的威脅。高速運(yùn)動(dòng)目標(biāo)同樣存在于航空航天、交通安全、軍事偵察、靶場(chǎng)測(cè)試、空中目標(biāo)攔截、力學(xué)研究等領(lǐng)域。現(xiàn)階段，需要一種能對(duì)高速運(yùn)動(dòng)目標(biāo)的位置、位姿、運(yùn)動(dòng)狀態(tài)進(jìn)行捕捉、跟蹤、測(cè)量的手段?；跈C(jī)器視覺測(cè)試方法具有非接觸、精度高、速度快、穩(wěn)定性好等特點(diǎn)，是一種對(duì)運(yùn)動(dòng)目標(biāo)進(jìn)行測(cè)量的有效方法。隨著CCD和CMOS傳感器分辨率和速度上的提高，利用視覺手段對(duì)高速運(yùn)動(dòng)目標(biāo)進(jìn)行捕捉、跟蹤和測(cè)量，成為一種有效的方法。然而，傳感器性能的提高并未對(duì)基于視覺的高精度運(yùn)動(dòng)目標(biāo)的實(shí)時(shí)測(cè)量帶來巨大的推動(dòng)，其原因在于，視覺傳感器本身在采集速度上滿足了要求，但還沒有后續(xù)的實(shí)時(shí)處理系統(tǒng)與之相適應(yīng)。現(xiàn)有的算法基于計(jì)算機(jī)。而計(jì)算機(jī)的接口遠(yuǎn)不能滿足高速視覺傳感器對(duì)傳輸速度的要求。尤其是，在基于多目視覺的高精度運(yùn)動(dòng)目標(biāo)測(cè)量中，多臺(tái)相機(jī)同時(shí)傳輸?shù)凝嫶髷?shù)據(jù)量使計(jì)算機(jī)無論在傳輸速度還是實(shí)時(shí)處理能力上都顯得無能為力。因此，需要一種能夠應(yīng)用于高速運(yùn)動(dòng)目標(biāo)特征定位的實(shí)現(xiàn)方式，在對(duì)目標(biāo)進(jìn)行高精度定位的同時(shí)，滿足數(shù)據(jù)傳輸和實(shí)時(shí)處理的要求。 目前，國內(nèi)外相關(guān)研究機(jī)構(gòu)采用智能相機(jī)的結(jié)構(gòu)實(shí)現(xiàn)基于硬件平臺(tái)的特征提取，但在執(zhí)行速度和定位精度上并不理想，無法滿足對(duì)高速運(yùn)動(dòng)目標(biāo)的實(shí)時(shí)測(cè)量。而國內(nèi)對(duì)智能相機(jī)相關(guān)高速實(shí)現(xiàn)方式的研究尚處于起步階段，尚缺乏針對(duì)高速運(yùn)動(dòng)目標(biāo)實(shí)時(shí)測(cè)量裝置的相關(guān)研制。

發(fā)明內(nèi)容
本發(fā)明目的是為了解決高速視覺測(cè)量中的實(shí)時(shí)處理速度不高和數(shù)據(jù)量大、傳輸速度過低的問題，提供了一種運(yùn)動(dòng)目標(biāo)特征高速視覺捕捉裝置。本發(fā)明所述一種運(yùn)動(dòng)目標(biāo)特征高速視覺捕捉裝置，它包括FPGA、DSP處理器、ARM 微處理器、網(wǎng)絡(luò)芯片、原始圖像VGA接口模塊、處理圖像VGA接口模塊、數(shù)字相機(jī)接口模塊、 第一 FIFO數(shù)據(jù)緩存器和第二 FIFO數(shù)據(jù)緩存器，F(xiàn)IFO是英文First In First Out的縮寫， 是一種先進(jìn)先出的數(shù)據(jù)緩存器；FPGA是Field-Programmable Gate Array的縮寫，即現(xiàn)場(chǎng)可編程門陣列；DSP是Digital Signal Processor的縮寫，是一種獨(dú)特的微處理器；ARM是 Advanced RISC Machines 的縮寫，是微處理器；VGA是 Video Graphics Array 的縮寫，即視頻圖形陣列。數(shù)字相機(jī)采集原始圖像，并通過數(shù)字相機(jī)接口模塊與FPGA的圖像輸入端相連， FPGA的原始圖像顯示輸出端與原始圖像VGA接口模塊的輸入端相連，F(xiàn)PGA的處理后圖像顯示輸出端與處理圖像VGA接口模塊的輸入端相連，F(xiàn)PGA的第一緩存輸出端與第一 FIFO數(shù)據(jù)緩存器的輸入端相連，第一 FIFO數(shù)據(jù)緩存器的輸出端與DSP處理器的第一數(shù)據(jù)輸入端相連，F(xiàn)PGA的第二緩存輸出端與第二FIFO數(shù)據(jù)緩存器的輸入端相連，第二FIFO數(shù)據(jù)緩存器的輸出端與DSP處理器的第二數(shù)據(jù)輸入端相連，DSP處理器的輸入輸出端與ARM微處理器的第一輸入輸出端相連，ARM微處理器的控制信號(hào)輸出端與FPGA的控制信號(hào)輸入端相連，ARM 微處理器的第二輸入輸出端與網(wǎng)絡(luò)芯片的輸入輸出端相連，網(wǎng)絡(luò)芯片的輸出端與計(jì)算機(jī)相連?？梢赃M(jìn)一步包括多片SRAM、兩片F(xiàn)LASH和片SDRAM，F(xiàn)PGA設(shè)置多個(gè)存儲(chǔ)輸入輸出端，F(xiàn)PGA的每個(gè)存儲(chǔ)輸入輸出端與一片SRAM的輸入輸出端相連；DSP處理器設(shè)置有兩個(gè)存儲(chǔ)輸入輸出端，DSP處理器的每個(gè)存儲(chǔ)輸入輸出端與一個(gè)SRAM的輸入輸出端相連，DSP處理器的緩存輸入端與FLASH的輸出端相連；ARM微處理器的存儲(chǔ)輸入輸出端與SDRAM的輸入輸出端相連，ARM微處理器的緩存輸入端與FLASH的輸出端相連。FPGA包括ARM通信控制接口模塊、數(shù)字相機(jī)控制與數(shù)據(jù)傳輸模塊、中值濾波模塊、 基于背景圖像差法的目標(biāo)檢測(cè)模塊、目標(biāo)區(qū)域擴(kuò)張模塊、基于核的區(qū)域跟蹤模塊、原始圖像 VGA慢速設(shè)備接口模塊、處理圖像VGA慢速設(shè)備接口模塊、FIFO片選與存儲(chǔ)接口和DSP通信模塊，ARM通信控制接口模塊的控制信號(hào)輸入端與ARM微處理器的控制信號(hào)輸出端相連，ARM通信控制接口模塊的控制信號(hào)輸出端與數(shù)字相機(jī)控制與數(shù)據(jù)傳輸模塊的控制信號(hào)輸入端相連，數(shù)字相機(jī)控制與數(shù)據(jù)傳輸模塊的圖像輸出端與FPGA的數(shù)據(jù)總線相連，數(shù)字相機(jī)控制與數(shù)據(jù)傳輸模塊的原始圖像采集輸入輸出端與數(shù)字相機(jī)接口模塊的輸入輸出端相連，數(shù)字相機(jī)控制與數(shù)據(jù)傳輸模塊的控制信號(hào)輸出端與中值濾波模塊的控制信號(hào)輸入端相連，中值濾波模塊的始能信號(hào)輸出端與基于背景圖像差法的目標(biāo)檢測(cè)模塊的始能信號(hào)輸入端相連，基于背景圖像差法的目標(biāo)檢測(cè)模塊的始能信號(hào)輸出端與目標(biāo)區(qū)域擴(kuò)張模塊的始能信號(hào)輸入端相連，目標(biāo)區(qū)域擴(kuò)張模塊的始能信號(hào)輸出端與基于核的區(qū)域跟蹤模塊的始能信號(hào)輸入端相連，基于核的區(qū)域跟蹤模塊的緩存信號(hào)輸出端與FIFO片選與存儲(chǔ)接口的緩存信號(hào)輸入端相連，SRAM存儲(chǔ)接口 A模塊、SRAM存儲(chǔ)接口 B模塊、SRAM存儲(chǔ)接口 C模塊、SRAM存儲(chǔ)接口 D模塊、SRAM存儲(chǔ)接口 E模塊和SRAM存儲(chǔ)接口 F模塊均與FPGA片外的一片SRAM相連，SRAM存儲(chǔ)接口 A模塊掛接在數(shù)據(jù)總線上，中值濾波模塊用于讀取SRAM存儲(chǔ)接口 A模塊對(duì)應(yīng)的SRAM中的數(shù)據(jù)作為該模塊輸入數(shù)據(jù)，中值濾波模塊還用于將處理結(jié)果數(shù)據(jù)通過SRAM存儲(chǔ)接口 B模塊寫入其對(duì)應(yīng)的SRAM，基于背景圖像差法的目標(biāo)檢測(cè)模塊用于讀取 SRAM存儲(chǔ)接口 B模塊對(duì)應(yīng)的SRAM中的數(shù)據(jù)作為該模塊輸入數(shù)據(jù)，基于背景圖像差法的目標(biāo)檢測(cè)模塊還用于將處理結(jié)果數(shù)據(jù)通過SRAM存儲(chǔ)接口 C模塊寫入其對(duì)應(yīng)的SRAM，目標(biāo)區(qū)域擴(kuò)張模塊用于讀取SRAM存儲(chǔ)接口 C模塊對(duì)應(yīng)的SRAM中的數(shù)據(jù)作為該模塊輸入數(shù)據(jù)，目標(biāo)區(qū)域擴(kuò)張模塊還用于將處理結(jié)果數(shù)據(jù)通過SRAM存儲(chǔ)接口 D模塊寫入其對(duì)應(yīng)的SRAM，基于核的區(qū)域跟蹤模塊用于讀取SRAM存儲(chǔ)接口 D模塊對(duì)應(yīng)的SRAM中的數(shù)據(jù)作為該模塊輸入數(shù)據(jù)，基于核的區(qū)域跟蹤模塊還用于將處理結(jié)果數(shù)據(jù)通過SRAM存儲(chǔ)接口 F模塊寫入其對(duì)應(yīng)的 SRAM,處理圖像VGA慢速設(shè)備接口模塊用于從SRAM存儲(chǔ)接口 F模塊對(duì)應(yīng)的SRAM中讀取視頻信號(hào)數(shù)據(jù)，處理圖像VGA慢速設(shè)備接口模塊的處理后圖像顯示輸出端與處理圖像VGA接口模塊的輸入端相連，基于核的區(qū)域跟蹤模塊的運(yùn)算始能信號(hào)輸出端與DSP通信模塊的輸入端相連，SRAM存儲(chǔ)接口 E模塊掛接在數(shù)據(jù)總線上，原始圖像VGA慢速設(shè)備接口模塊用于通過SRAM存儲(chǔ)接口 E模塊對(duì)應(yīng)的SRAM中的原始圖像信息，原始圖像VGA慢速設(shè)備接口模塊的原始圖像顯示輸出端與原始圖像VGA接口模塊的輸入端相連。本發(fā)明的優(yōu)點(diǎn)將通常在計(jì)算機(jī)中運(yùn)行的具有高密度運(yùn)算的特征提取及其相關(guān)算法，在硬件結(jié)構(gòu)中完成運(yùn)算，只將運(yùn)算密度較低的后續(xù)算法所需數(shù)據(jù)發(fā)送到計(jì)算機(jī)中處理， 使整個(gè)測(cè)量裝置的處理速度提升5倍以上。通過上述方式，使測(cè)量裝置在單位時(shí)間內(nèi)的處理能力大幅提升，使之能與更高速的圖像傳感器的采集速度相匹配，使整個(gè)測(cè)量裝置的灰度圖像采集速度和處理能力達(dá)到 500fps(圖像傳感器分辨率為1280 X 10 )。


圖1是本發(fā)明所述一種運(yùn)動(dòng)目標(biāo)特征高速視覺捕捉裝置的結(jié)構(gòu)示意圖；圖2是FPGA的內(nèi)框圖；圖3是處理數(shù)字相機(jī)采集的圖像的框圖；圖4是采用本發(fā)明裝置對(duì)圖像處理的流程圖。
具體實(shí)施例方式具體實(shí)施方式
一下面結(jié)合圖1、圖3和圖4說明本實(shí)施方式，本實(shí)施方式所述一種運(yùn)動(dòng)目標(biāo)特征高速視覺捕捉裝置，它包括FPGA1、DSP處理器2、ARM微處理器3、網(wǎng)絡(luò)芯片 4、原始圖像VGA接口模塊5、處理圖像VGA接口模塊6、數(shù)字相機(jī)接口模塊7、第一 FIFO數(shù)據(jù)緩存器8和第二 FIFO數(shù)據(jù)緩存器9，數(shù)字相機(jī)采集原始圖像，并通過數(shù)字相機(jī)接口模塊7與FPGAl的圖像輸入端相連， FPGAl的原始圖像顯示輸出端與原始圖像VGA接口模塊5的輸入端相連，F(xiàn)PGAl的處理后圖像顯示輸出端與處理圖像VGA接口模塊6的輸入端相連，F(xiàn)PGAl的第一緩存輸出端與第一 FIFO數(shù)據(jù)緩存器8的輸入端相連，第一 FIFO數(shù)據(jù)緩存器8的輸出端與DSP處理器2的第一數(shù)據(jù)輸入端相連，F(xiàn)PGAl的第二緩存輸出端與第二 FIFO數(shù)據(jù)緩存器9的輸入端相連，第二 FIFO數(shù)據(jù)緩存器9的輸出端與DSP處理器2的第二數(shù)據(jù)輸入端相連，DSP處理器2的輸入輸出端與ARM微處理器3的第一輸入輸出端相連，ARM微處理器3的控制信號(hào)輸出端與 FPGAl的控制信號(hào)輸入端相連，ARM微處理器3的第二輸入輸出端與網(wǎng)絡(luò)芯片4的輸入輸出端相連，網(wǎng)絡(luò)芯片4的輸出端與計(jì)算機(jī)相連。參見圖3，本實(shí)施方式所述的一種運(yùn)動(dòng)目標(biāo)特征高速視覺捕捉裝置前向與高速的數(shù)字相機(jī)連接，后向與計(jì)算機(jī)連接。將通常在計(jì)算機(jī)中運(yùn)行的具有高密度運(yùn)算的特征提取及其相關(guān)算法，在硬件結(jié)構(gòu)中完成運(yùn)算，然后，將運(yùn)動(dòng)目標(biāo)特征高速視覺捕捉裝置獲取的定位信息由計(jì)算機(jī)進(jìn)行進(jìn)一步計(jì)算，得到所需數(shù)據(jù)。
具體實(shí)施方式
二 本實(shí)施方式對(duì)實(shí)施方式一作進(jìn)一步說明，它還包括多片SRAM、 兩片 FLASH 禾口 1 片 SDRAM,
FPGAl設(shè)置多個(gè)存儲(chǔ)輸入輸出端，F(xiàn)PGAl的每個(gè)存儲(chǔ)輸入輸出端與一片SRAM的輸入輸出端相連；DSP處理器2設(shè)置有兩個(gè)存儲(chǔ)輸入輸出端，DSP處理器2的每個(gè)存儲(chǔ)輸入輸出端與一個(gè)SRAM的輸入輸出端相連，DSP處理器2的緩存輸入端與FLASH的輸出端相連；ARM微處理器3的存儲(chǔ)輸入輸出端與SDRAM的輸入輸出端相連，ARM微處理器3的緩存輸入端與FLASH的輸出端相連。使用FPGA+DSP+ARM的硬件結(jié)構(gòu)，在FPGA內(nèi)部設(shè)計(jì)并行算法快速完成圖像中值濾波、基于背景圖像差法的目標(biāo)檢測(cè)、目標(biāo)區(qū)域擴(kuò)張、基于核的區(qū)域跟蹤等算法；利用DSP的浮點(diǎn)運(yùn)算能力和數(shù)字信號(hào)處理資源，完成基于方向?qū)?shù)的角點(diǎn)檢測(cè)方法；利用ARM微處理器3進(jìn)行頂層控制和網(wǎng)絡(luò)同步。數(shù)字相機(jī)利用高速CMOS傳感器進(jìn)行實(shí)時(shí)采集，通過內(nèi)置模數(shù)轉(zhuǎn)換器將模擬信號(hào)轉(zhuǎn)化為數(shù)字像素?cái)?shù)據(jù)，得到運(yùn)動(dòng)目標(biāo)的灰度圖像序列。數(shù)字相機(jī)與運(yùn)動(dòng)目標(biāo)特征高速視覺捕捉裝置直接連接，包括控制總線和數(shù)據(jù)總線。通過控制總線接收曝光時(shí)間、采集幀頻、觸發(fā)等設(shè)置。數(shù)據(jù)總線通過同步時(shí)鐘進(jìn)行數(shù)據(jù)傳輸。FPGAl負(fù)責(zé)對(duì)數(shù)字相機(jī)的控制和對(duì)圖像的預(yù)處理，并利用其并行結(jié)構(gòu)的特點(diǎn)，執(zhí)行快速算法，對(duì)運(yùn)動(dòng)目標(biāo)進(jìn)行實(shí)時(shí)檢測(cè)。FPGAl與數(shù)字相機(jī)接口 7連接，通過數(shù)字相機(jī)接口 7 接收數(shù)字相機(jī)的數(shù)據(jù)并對(duì)其進(jìn)行控制；FPGAl與多片SRAM連接，對(duì)FPGAl內(nèi)部不同算法的數(shù)據(jù)進(jìn)行緩存；與雙VGA接口(原始圖像VGA接口模塊5、處理圖像VGA接口模塊6)連接， 對(duì)數(shù)字相機(jī)發(fā)送的原始圖像和經(jīng)過FPGAl算法之后的處理結(jié)果圖像進(jìn)行實(shí)時(shí)的雙屏顯示； 通過雙FIFO (第一 FIFO數(shù)據(jù)緩存器8和第二 FIFO數(shù)據(jù)緩存器9)與DSP處理器2連接，將圖像處理算法的運(yùn)行結(jié)果發(fā)送到DSP處理器2內(nèi)進(jìn)行進(jìn)一步運(yùn)算，其中雙FIFO構(gòu)成乒乓 FIFO,保證FPGAl對(duì)DSP處理器2的寫數(shù)據(jù)不間斷；FPGAl與ARM微處理器3連接，接受ARM 微處理器3對(duì)圖像采集、圖像處理算法的開始和終止控制。DSP處理器2運(yùn)行圖像處理算法，對(duì)FPGAl的圖像處理結(jié)果進(jìn)行進(jìn)一步分析，得到運(yùn)動(dòng)目標(biāo)的特征的精確定位。DSP處理器2與雙FIFO連接，通過輪流讀取兩個(gè)FIFO來接受FPGAl中的數(shù)據(jù)；DSP處理器2與雙SRAM連接，對(duì)處理的數(shù)據(jù)進(jìn)行緩存；DSP處理器2與 FLASH連接，存儲(chǔ)應(yīng)用程序；DSP處理器2與ARM微處理器3連接，接收ARM微處理器3的起止信號(hào)的同時(shí)，通過DSP處理器2的HPI接口與ARM微處理器3進(jìn)行數(shù)據(jù)傳輸，將特征精確定位的結(jié)果發(fā)送到ARM微處理器3，并接收ARM微處理器3的控制信號(hào)。ARM微處理器3在通過網(wǎng)絡(luò)芯片4與計(jì)算機(jī)通信的同時(shí)，對(duì)整個(gè)運(yùn)動(dòng)目標(biāo)特征高速視覺捕捉裝置進(jìn)行頂層控制。ARM微處理器3與FPGAl連接，對(duì)其進(jìn)行起止控制；ARM微處理器3與DSP處理器2連接，對(duì)其進(jìn)行起止控制的同時(shí)，通過DSP處理器2的HPI接口接收特征定位的數(shù)據(jù)；ARM微處理器3與SDRAM連接，作為L(zhǎng)inux操作系統(tǒng)的數(shù)據(jù)緩存；ARM微處理器3與FLASH連接，存儲(chǔ)系統(tǒng)與應(yīng)用程序；ARM微處理器3與網(wǎng)絡(luò)芯片4連接，通過嵌入 Linux操作系統(tǒng)中的TCP/IP協(xié)議把DSP處理器2的特征定位處理結(jié)果發(fā)送到計(jì)算機(jī)；網(wǎng)絡(luò)芯片4通過以太網(wǎng)接口，與計(jì)算機(jī)連接。對(duì)高分辨率高速灰度圖像數(shù)據(jù)的實(shí)時(shí)處理方法采用將原始灰度圖像通過運(yùn)動(dòng)目標(biāo)特征高速視覺捕捉裝置的處理，轉(zhuǎn)化為特征坐標(biāo)的方式減少數(shù)據(jù)量，提高測(cè)量裝置的處理能力。通過這種方式，將采集到的高分辨率灰度圖像的龐大數(shù)據(jù)量轉(zhuǎn)化為運(yùn)動(dòng)目標(biāo)特征的精確坐標(biāo)，使數(shù)據(jù)量減少90%以上。將通常在計(jì)算機(jī)中運(yùn)行的具有高密度運(yùn)算的特征提取及其相關(guān)算法，在硬件結(jié)構(gòu) 中完成運(yùn)算，只將運(yùn)算密度較低的后續(xù)算法所需數(shù)據(jù)發(fā)送到計(jì)算機(jī)中處理，使整個(gè)測(cè)量裝 置的處理速度提升5倍以上。通過上述兩點(diǎn)，使測(cè)量裝置在単位時(shí)間內(nèi)的處理能力大幅提升，使之能與更高速 的圖像傳感器的采集速度相匹配，使整個(gè)測(cè)量裝置的灰度圖像采集速度和處理能力達(dá)到 500fps (圖像傳感器分辨率為1280 X 10 )。對(duì)圖4所示的具體處理方法進(jìn)行詳細(xì)說明中值濾波采用3 X 3模板對(duì)從圖像中的各個(gè)像素進(jìn)行窗ロ采樣，對(duì)模板中的9個(gè)數(shù)據(jù)進(jìn)行排 序，用排序后的中值取代該像素原始值?；诒尘皥D像差法的目標(biāo)檢測(cè)將圖像分為背景和前景，對(duì)背景進(jìn)行建模，將當(dāng)前幀與背景模型進(jìn)行逐像素的比 較。那些與背景模型符合的像素被標(biāo)記為背景，不符合的像素被標(biāo)記為前景。當(dāng)背景發(fā)生 變化時(shí)，對(duì)背景模型更新，與模型不一致的區(qū)域標(biāo)識(shí)為運(yùn)動(dòng)區(qū)域。標(biāo)記的前景即為目標(biāo)檢測(cè)
^Pt ^lV o目標(biāo)區(qū)域擴(kuò)張將目標(biāo)檢測(cè)的結(jié)果區(qū)域范圍進(jìn)行50像素的區(qū)域擴(kuò)張。對(duì)擴(kuò)張后的區(qū)域設(shè)置最小 外接矩形，將該矩形區(qū)域設(shè)定為目標(biāo)跟蹤的跟蹤區(qū)域?；诤说膮^(qū)域跟蹤在目標(biāo)區(qū)域擴(kuò)張中獲得目標(biāo)區(qū)域，利用Mear^hift算法進(jìn)行搜索。在目標(biāo)區(qū)域計(jì) 算目標(biāo)的原始模型{久},u = 1. . . m和初始幀中目標(biāo)的匹配位置タ。，設(shè)定Mear^hift算法的精 度閾值￡，以及最大迭代次數(shù)N。其步驟為1、計(jì)算候選目標(biāo)模型{丸(丸)}, U = 1. ..m和對(duì)應(yīng)的Bhattacharyya系數(shù)
權(quán)利要求
1.一種運(yùn)動(dòng)目標(biāo)特征高速視覺捕捉裝置，其特征在于，它包括FPGA(I)、DSP處理器 O)、ARM微處理器(3)、網(wǎng)絡(luò)芯片G)、原始圖像VGA接口模塊(5)、處理圖像VGA接口模塊 (6)、數(shù)字相機(jī)接口模塊(7)、第一 FIFO數(shù)據(jù)緩存器(8)和第二 FIFO數(shù)據(jù)緩存器(9)，數(shù)字相機(jī)采集原始圖像，并通過數(shù)字相機(jī)接口模塊(7)與FPGA(I)的圖像輸入端相連， FPGA(I)的原始圖像顯示輸出端與原始圖像VGA接口模塊(5)的輸入端相連，F(xiàn)PGA(I)的處理后圖像顯示輸出端與處理圖像VGA接口模塊(6)的輸入端相連，F(xiàn)PGA(I)的第一緩存輸出端與第一 FIFO數(shù)據(jù)緩存器(8)的輸入端相連，第一 FIFO數(shù)據(jù)緩存器(8)的輸出端與 DSP處理器O)的第一數(shù)據(jù)輸入端相連，F(xiàn)PGA(I)的第二緩存輸出端與第二 FIFO數(shù)據(jù)緩存器(9)的輸入端相連，第二 FIFO數(shù)據(jù)緩存器(9)的輸出端與DSP處理器O)的第二數(shù)據(jù)輸入端相連，DSP處理器O)的輸入輸出端與ARM微處理器(3)的第一輸入輸出端相連，ARM 微處理器(3)的控制信號(hào)輸出端與FPGA(I)的控制信號(hào)輸入端相連，ARM微處理器(3)的第二輸入輸出端與網(wǎng)絡(luò)芯片⑷的輸入輸出端相連，網(wǎng)絡(luò)芯片⑷的輸出端與計(jì)算機(jī)相連。
2.根據(jù)權(quán)利要求1所述一種運(yùn)動(dòng)目標(biāo)特征高速視覺捕捉裝置，其特征在于，它還包括多片SRAM、兩片F(xiàn)LASH禾口 1片SDRAM,FPGA(I)設(shè)置多個(gè)存儲(chǔ)輸入輸出端，F(xiàn)PGA(I)的每個(gè)存儲(chǔ)輸入輸出端與一片SRAM的輸入輸出端相連；DSP處理器( 設(shè)置有兩個(gè)存儲(chǔ)輸入輸出端，DSP處理器( 的每個(gè)存儲(chǔ)輸入輸出端與一個(gè)SRAM的輸入輸出端相連，DSP處理器O)的緩存輸入端與FLASH的輸出端相連；ARM微處理器(3)的存儲(chǔ)輸入輸出端與SDRAM的輸入輸出端相連，ARM微處理器(3)的緩存輸入端與FLASH的輸出端相連。
3.根據(jù)權(quán)利要求2所述一種運(yùn)動(dòng)目標(biāo)特征高速視覺捕捉裝置，其特征在于，F(xiàn)PGA(I) 包括ARM通信控制接口模塊(1-1)、數(shù)字相機(jī)控制與數(shù)據(jù)傳輸模塊(1-2)、中值濾波模塊 (1-3)、基于背景圖像差法的目標(biāo)檢測(cè)模塊(1-4)、目標(biāo)區(qū)域擴(kuò)張模塊(1-5)、基于核的區(qū)域跟蹤模塊(1-6)、原始圖像VGA慢速設(shè)備接口模塊(1-7)、處理圖像VGA慢速設(shè)備接口模塊 (1-8)、FIFO片選與存儲(chǔ)接口 (1-9)和DSP通信模塊(1-10),ARM通信控制接口模塊(1-1)的控制信號(hào)輸入端與ARM微處理器(3)的控制信號(hào)輸出端相連，ARM通信控制接口模塊(1-1)的控制信號(hào)輸出端與數(shù)字相機(jī)控制與數(shù)據(jù)傳輸模塊(1-2)的控制信號(hào)輸入端相連，數(shù)字相機(jī)控制與數(shù)據(jù)傳輸模塊(1-2)的圖像輸出端與 FPGA⑴的數(shù)據(jù)總線相連，數(shù)字相機(jī)控制與數(shù)據(jù)傳輸模塊(1-2)的原始圖像采集輸入輸出端與數(shù)字相機(jī)接口模塊(7)的輸入輸出端相連，數(shù)字相機(jī)控制與數(shù)據(jù)傳輸模塊(1- 的控制信號(hào)輸出端與中值濾波模塊(1- 的控制信號(hào)輸入端相連，中值濾波模塊(1-3)的始能信號(hào)輸出端與基于背景圖像差法的目標(biāo)檢測(cè)模塊(1-4)的始能信號(hào)輸入端相連，基于背景圖像差法的目標(biāo)檢測(cè)模塊(1-4)的始能信號(hào)輸出端與目標(biāo)區(qū)域擴(kuò)張模塊(1- 的始能信號(hào)輸入端相連，目標(biāo)區(qū)域擴(kuò)張模塊(1-5)的始能信號(hào)輸出端與基于核的區(qū)域跟蹤模塊(1-6) 的始能信號(hào)輸入端相連，基于核的區(qū)域跟蹤模塊(1-6)的緩存信號(hào)輸出端與FIFO片選與存儲(chǔ)接口(1-9)的緩存信號(hào)輸入端相連，SRAM存儲(chǔ)接口 A模塊、SRAM存儲(chǔ)接口 B模塊、SRAM存儲(chǔ)接口 C模塊、SRAM存儲(chǔ)接口 D 模塊、SRAM存儲(chǔ)接口 E模塊和SRAM存儲(chǔ)接口 F模塊均與FPGA⑴片外的一片SRAM相連，SRAM存儲(chǔ)接口 A模塊掛接在數(shù)據(jù)總線上，中值濾波模塊(1-3)用于讀取SRAM存儲(chǔ)接口 A模塊對(duì)應(yīng)的SRAM中的數(shù)據(jù)作為該模塊輸入數(shù)據(jù)，中值濾波模塊(1-3)還用于將處理結(jié)果數(shù)據(jù)通過SRAM存儲(chǔ)接口 B模塊寫入其對(duì)應(yīng)的SRAM，基于背景圖像差法的目標(biāo)檢測(cè)模塊 (1-4)用于讀取SRAM存儲(chǔ)接口 B模塊對(duì)應(yīng)的SRAM中的數(shù)據(jù)作為該模塊輸入數(shù)據(jù)，基于背景圖像差法的目標(biāo)檢測(cè)模塊(1-4)還用于將處理結(jié)果數(shù)據(jù)通過SRAM存儲(chǔ)接口 C模塊寫入其對(duì)應(yīng)的SRAM，目標(biāo)區(qū)域擴(kuò)張模塊(1-5)用于讀取SRAM存儲(chǔ)接口 C模塊對(duì)應(yīng)的SRAM中的數(shù)據(jù)作為該模塊輸入數(shù)據(jù)，目標(biāo)區(qū)域擴(kuò)張模塊(1-5)還用于將處理結(jié)果數(shù)據(jù)通過SRAM存儲(chǔ)接口 D模塊寫入其對(duì)應(yīng)的SRAM，基于核的區(qū)域跟蹤模塊(1-6)用于讀取SRAM存儲(chǔ)接口 D模塊對(duì)應(yīng)的SRAM中的數(shù)據(jù)作為該模塊輸入數(shù)據(jù)，基于核的區(qū)域跟蹤模塊(1-6)還用于將處理結(jié)果數(shù)據(jù)通過SRAM存儲(chǔ)接口 F模塊寫入其對(duì)應(yīng)的SRAM，處理圖像VGA慢速設(shè)備接口模塊 (1-8)用于從SRAM存儲(chǔ)接口 F模塊對(duì)應(yīng)的SRAM中讀取視頻信號(hào)數(shù)據(jù)，處理圖像VGA慢速設(shè)備接口模塊(1-8)的處理后圖像顯示輸出端與處理圖像VGA接口模塊(6)的輸入端相連， 基于核的區(qū)域跟蹤模塊(1-6)的運(yùn)算始能信號(hào)輸出端與DSP通信模塊(1-10)的輸入端相連，SRAM存儲(chǔ)接口 E模塊掛接在數(shù)據(jù)總線上，原始圖像VGA慢速設(shè)備接口模塊(1_7)用于通過SRAM存儲(chǔ)接口 E模塊對(duì)應(yīng)的SRAM中的原始圖像信息，原始圖像VGA慢速設(shè)備接口模塊(1-7)的原始圖像顯示輸出端與原始圖像VGA接口模塊(5)的輸入端相連。
4.根據(jù)權(quán)利要求3所述一種運(yùn)動(dòng)目標(biāo)特征高速視覺捕捉裝置，其特征在于，還包括一套用于乒乓操作冗余設(shè)置的SRAM存儲(chǔ)接口 A模塊、SRAM存儲(chǔ)接口 B模塊、SRAM存儲(chǔ)接口 C 模塊和SRAM存儲(chǔ)接口 D模塊。
全文摘要
一種運(yùn)動(dòng)目標(biāo)特征高速視覺捕捉裝置，屬于圖像處理領(lǐng)域及機(jī)器視覺圖像測(cè)量領(lǐng)域，本發(fā)明為解決高速視覺測(cè)量中的實(shí)時(shí)處理速度不高和數(shù)據(jù)量大、傳輸速度過低的問題。本發(fā)明包括FPGA、DSP處理器、ARM微處理器、網(wǎng)絡(luò)芯片、原始圖像VGA接口模塊、處理圖像VGA接口模塊、數(shù)字相機(jī)接口模塊、第一、二FIFO數(shù)據(jù)緩存器，數(shù)字相機(jī)采集原始圖像給FPGA，F(xiàn)PGA接原始圖像VGA接口模塊和處理圖像VGA接口模塊，F(xiàn)PGA的緩存輸出端分別與第一、二FIFO數(shù)據(jù)緩存器的輸入端相連，并連接DSP處理器，DSP處理器與ARM微處理器相連，ARM微處理器與FPGA的控制信號(hào)輸入端相連，ARM微處理器通過網(wǎng)絡(luò)芯片與計(jì)算機(jī)相連。
文檔編號(hào)H04N5/77GK102438118SQ201110390478
公開日2012年5月2日 申請(qǐng)日期2011年11月30日 優(yōu)先權(quán)日2011年11月30日
發(fā)明者于瀟宇, 葉東, 趙振慶, 郭玉波, 陳剛 申請(qǐng)人:哈爾濱工業(yè)大學(xué)