專利名稱：光電混合型信令語(yǔ)音采集網(wǎng)關(guān)的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型可廣泛應(yīng)用針對(duì)信令網(wǎng)的運(yùn)行維護(hù)管理系統(tǒng)、增值業(yè)務(wù)系統(tǒng)或授權(quán)部 門的合法監(jiān)測(cè)系統(tǒng)。具體可用于七號(hào)信令網(wǎng)絡(luò)監(jiān)測(cè)、基于信令監(jiān)測(cè)的增值業(yè)務(wù)、話務(wù)監(jiān)測(cè)、 移動(dòng)傳輸網(wǎng)絡(luò)優(yōu)化，支持0C-3光接口和El電接口。
背景技術(shù)：
隨著通信技術(shù)的不斷發(fā)展及七號(hào)信令業(yè)務(wù)量的不斷增加，傳統(tǒng)的El線路已經(jīng)遠(yuǎn) 遠(yuǎn)不能滿足局間數(shù)據(jù)量傳輸?shù)囊?，局間通信已經(jīng)大多采用SDH傳輸，使用光纖代替同軸 電纜直接連接，這種改變對(duì)信令監(jiān)測(cè)設(shè)備提出了新的要求。傳統(tǒng)的信令監(jiān)測(cè)設(shè)備采用El輸入接口，在這種應(yīng)用中必須借助于光端機(jī)從SDH信 號(hào)中提取出El信號(hào)并使用D)(C進(jìn)行收斂，這種方案占用了更多的機(jī)柜空間及增加了光端機(jī) 和DXC的成本，且在設(shè)備之間需要大量的同軸電纜進(jìn)行連接，造成成本和維護(hù)工作增加、布 線難度及引入更多的故障點(diǎn)。
發(fā)明內(nèi)容為了克服現(xiàn)有信令監(jiān)測(cè)設(shè)備接口單一，僅提供El電接口或0C-3光接口，使用不方 便，適用性不廣等不足，本實(shí)用新型的目的是提供一種光電混合型信令語(yǔ)音采集網(wǎng)關(guān)，該設(shè) 備采用模塊化設(shè)計(jì)，單臺(tái)最多可擴(kuò)展4X 16E1輸入，或者最多4對(duì)光纖輸入；根據(jù)處理數(shù)據(jù) 量的不同，可以擴(kuò)展最多兩個(gè)處理器模塊；該設(shè)備提供2路千兆以太網(wǎng)輸出。為了實(shí)現(xiàn)上述目的，本實(shí)用新型采用以下技術(shù)方案一種光電混合型信令語(yǔ)音采 集網(wǎng)關(guān)，它主要由殼體和內(nèi)置于殼體內(nèi)的底板、嵌入式處理器、輸入接口模塊和擴(kuò)展處理器 構(gòu)成；底板固定在殼體內(nèi)，嵌入式處理器和擴(kuò)展處理器通過(guò)連接器與底板相連，處于底板上 方，輸入接口模塊通過(guò)側(cè)面的連接器與底板相連；所述底板集成有數(shù)字信號(hào)處理電路DSP、現(xiàn)場(chǎng)可編程門陣列FPGA、時(shí)鐘同步器和 PHY模塊；擴(kuò)展處理器上集成有數(shù)字信號(hào)處理電路DSP、現(xiàn)場(chǎng)可編程門陣列FPGA和PCI橋接
-H-* LL
心片；輸入接口模塊分為雙路光接口板和16E1電接口板兩種，雙路光接口板的數(shù)據(jù)處 理通路由時(shí)隙交換電路、現(xiàn)場(chǎng)可編程門陣列FPGA、收發(fā)器、SFP模塊構(gòu)成，16E1電接口板上 集成有El接口電路、4片4E1轉(zhuǎn)換芯片和現(xiàn)場(chǎng)可編程門陣列FPGA ；底板上FPGA的串行碼流輸入端與雙路光接口板上時(shí)隙交換芯片的輸出端相連； FPGA的EDMA同步信號(hào)輸出端與DSP的并行數(shù)據(jù)輸入端EMIFA相連，F(xiàn)PGA的另一組串行碼 流輸出端與擴(kuò)展處理器上FPGA的信號(hào)輸入端相連；DSP的輸出碼流MCBSP 口與FPGA相連； DSP的PCI端口與嵌入式處理器的PCI 口相連；PHY模塊有兩路千兆網(wǎng)絡(luò)信號(hào)輸入/輸出端 與嵌入式處理器的千兆網(wǎng)絡(luò)信號(hào)輸入/輸出端相連，PHY模塊的另外兩路千兆網(wǎng)絡(luò)信號(hào)輸 入/輸出端與RJ45端口相連；雙路光接口板的時(shí)隙交換電路主要由時(shí)隙交換芯片組成，時(shí)隙交換芯片一組碼流與底板的FPGA相連，另一組與雙路光接口板的FPGA相連；FPGA的另一路串行碼流與收發(fā) 器相連；收發(fā)器有兩路串行碼流分別與兩個(gè)SFP模塊相連；16E1電接口板上El接口電路的16組El信號(hào)輸出端分別與4片4E1轉(zhuǎn)換芯片的 輸入端相連；4E1轉(zhuǎn)換芯片的數(shù)據(jù)信號(hào)輸出端與FPGA的數(shù)據(jù)信號(hào)輸入端相連，4E1轉(zhuǎn)換芯片 的地址信號(hào)輸出端與FPGA的地址信號(hào)輸入端相連；FPGA的數(shù)據(jù)地址信號(hào)輸出端與底板上 的FPGA及嵌入式處理器的輸入端相連；擴(kuò)展處理器上DSP的并行數(shù)據(jù)信號(hào)輸入/輸出端與FPGA的并行數(shù)據(jù)輸入/輸出 端相連，DSP的另一組數(shù)據(jù)輸入/輸出端與PCI橋接芯片的輸入/輸出端相連；FPGA的串行 數(shù)據(jù)輸入/輸出端與底板上的FPGA串行數(shù)據(jù)輸入/輸出端相連；PCI橋接芯片的另一組輸 入/輸出端與底板上DSP的一組輸入/輸出端相連。該設(shè)備還設(shè)有系統(tǒng)時(shí)鐘同步器，主要是產(chǎn)生系統(tǒng)同步時(shí)鐘給時(shí)隙交換芯片、FPGA、 DSP、收發(fā)器；另外，還有一個(gè)鎖相環(huán)，為收發(fā)器提供參考時(shí)鐘。該設(shè)備底板上設(shè)置有7個(gè)連接器，其中1個(gè)與嵌入式處理器連接，4個(gè)與輸入接口 模塊連接，2個(gè)與擴(kuò)展處理器連接。該設(shè)備正面提供2個(gè)千兆網(wǎng)絡(luò)接口和一個(gè)串口接口。本實(shí)用新型的特點(diǎn)是采用模塊化設(shè)計(jì)，根據(jù)用戶需求靈活配置輸入接口模塊，可 以配置為光電混合信號(hào)輸入，也可以配置全部為光信號(hào)輸入或者全部為El電信號(hào)輸入；用 戶可根據(jù)實(shí)際需要增加擴(kuò)展處理器，也可以只用設(shè)備基本配置所提供的嵌入式處理器。

圖1為本實(shí)用新型光電混合型信令語(yǔ)音采集網(wǎng)關(guān)構(gòu)成原理框圖圖2為本實(shí)用新型光電混合型信令語(yǔ)音采集網(wǎng)關(guān)具體實(shí)施例構(gòu)成原理框圖圖3為本實(shí)用新型底板構(gòu)成原理框圖圖4為本實(shí)用新型雙路光接口板的構(gòu)成原理框圖圖5為本實(shí)用新型16E1電接口板的構(gòu)成原理框圖圖6為本實(shí)用新型擴(kuò)展處理器的構(gòu)成原理框圖圖7為本實(shí)用新型底板集成DSP各主要引腳具體電路圖圖8 圖9為本實(shí)用新型底板集成FPGA的主要引腳具體電路圖圖10為本實(shí)用新型底板集成PHY模塊具體電路圖圖11為本實(shí)用新型雙路光接口板集成時(shí)隙交換電路具體電路圖圖12為本實(shí)用新型雙路光接口板集成FPGA主要引腳具體電路圖圖13為本實(shí)用新型雙路光接口板集成收發(fā)器具體電路圖圖14為本實(shí)用新型雙路光接口板集成SFP具體電路圖圖15為本實(shí)用新型16E1電接口板集成FPGA主要引腳具體電路圖圖16為本實(shí)用新型16E1電接口板集成El接口電路和4E1轉(zhuǎn)換芯片的具體電路 圖圖17為本實(shí)用新型擴(kuò)展處理器集成DSP各主要引腳具體電路圖圖18為本實(shí)用新型擴(kuò)展處理器集成FPGA主要引腳具體電路圖圖19為本實(shí)用新型擴(kuò)展處理器集成橋接芯片主要引腳具體電路圖具體實(shí)施方式
如圖1所示，本實(shí)用新型光電混合型信令語(yǔ)音采集網(wǎng)關(guān)采用模塊化設(shè)計(jì)，集成了 底板、嵌入式處理器、輸入接口板和擴(kuò)展處理器。底板上設(shè)置有7個(gè)連接器，分別連接嵌入 式處理器，四個(gè)輸入接口板，以及兩個(gè)擴(kuò)展處理器。輸入接口板有兩種，分別是雙路光接口板和16E1電接口板，兩種輸入接口板與底 板間的接口相同，因此本實(shí)用新型光電混合型信令語(yǔ)音采集網(wǎng)關(guān)可以配置為3塊雙路光接 口板和1塊16E1電接口板，也可置為2塊雙路光接口板和2塊16E1電接口板，如圖2所 示。本實(shí)用新型配置有嵌入式處理器，根據(jù)實(shí)際數(shù)據(jù)處理需要，可以選用1個(gè)或2個(gè)擴(kuò)展處 理器，如圖2所示，僅配置有1個(gè)擴(kuò)展處理器。如圖3所示，底板集成有DSP、FPGA、時(shí)鐘同步器和PHY模塊。FPGA的一組輸入端 與輸入接口板的輸出端相連；FPGA的一組輸出端與DSP的輸入端相連，F(xiàn)PGA的另一組輸出 端與擴(kuò)展處理器的輸入端相連；DSP的輸出碼流與FPGA相連；DSP的PCI端口與嵌入式處理 器的PCI 口相連；PHY模塊有兩路千兆網(wǎng)絡(luò)信號(hào)輸入/輸出端與嵌入式處理器的千兆網(wǎng)絡(luò) 信號(hào)輸入/輸出端相連。如圖4所示，雙路光接口板的數(shù)據(jù)處理通路由時(shí)隙交換電路(主要由時(shí)隙交換芯 片組成)、現(xiàn)場(chǎng)可編程門陣列FPGA、收發(fā)器、SFP模塊構(gòu)成。時(shí)隙交換芯片的一組碼流與FPGA 相連，另一組與底板的FPGA相連；FPGA的另一路串行碼流與收發(fā)器相連；收發(fā)器有兩路串 行碼流分別與兩個(gè)SFP模塊相連；鎖相環(huán)的時(shí)鐘信號(hào)輸出端與接收器的參考時(shí)鐘信號(hào)輸入 端相連。如圖5所示，16E1電接口板的數(shù)據(jù)處理通路包括El接口電路、4片4E1轉(zhuǎn)換芯片 和FPGA。16對(duì)El信號(hào)通過(guò)El接口電路進(jìn)入4E1轉(zhuǎn)換芯片，4E1轉(zhuǎn)換芯片將El信號(hào)處理后 輸出到FPGA，F(xiàn)PGA數(shù)據(jù)輸出端與底板相連接。如圖6所示，擴(kuò)展處理器集成有4片DSP、FPGA和PCI橋接芯片。DSP的一組數(shù)據(jù) 與FPGA的輸入端相連，另一組數(shù)據(jù)與PCI橋接芯片連接；FPGA與PCI橋接芯片數(shù)據(jù)輸出端 分別與底板相連。如圖7所示，DSP (UlA)的并行數(shù)據(jù)輸入口(AED0 AED63)與FPGA的并行數(shù)據(jù)輸 出口相連，當(dāng)DSP接收到同步信號(hào)后啟動(dòng)并行數(shù)據(jù)接收。DSP(UlC)的PCI輸出端口(PCI_ ADO PCI_AD31)與嵌入式處理器相連，將排序處理過(guò)的數(shù)據(jù)送入嵌入式處理器。如圖8、圖9所示，F(xiàn)PGA (U4A、U4D)的串行數(shù)據(jù)輸入端(FPGA_RX0 FPGA_RX63) 與輸入接口板相連，F(xiàn)PGA(U4B、U4C)的并行數(shù)據(jù)輸出端(AED0 AED63)與圖7所示DSP 的并行數(shù)據(jù)輸入端相連，F(xiàn)PGA從輸入接口板接收串行數(shù)據(jù)，轉(zhuǎn)換為并行數(shù)據(jù)輸出到DSP。 FPGA(MC)的數(shù)據(jù)輸出端(FPGA_TX0 FPGA_TX15)與擴(kuò)展處理器的數(shù)據(jù)輸入端相連。FPGA 的數(shù)據(jù)/地址線與嵌入式處理器的數(shù)據(jù)/地址線相連。如圖10所示，PHY模塊兩路千兆網(wǎng)絡(luò)信號(hào)輸入輸出口(G1_TX0 G1_TX3、G2_ TXO G2_TX3)與嵌入式處理器的千兆網(wǎng)絡(luò)信號(hào)輸入輸出口相連，另外兩路千兆網(wǎng)絡(luò)信號(hào) 輸入輸出口連接到RJ45端口。如圖11所示，雙路光接口板上的時(shí)隙交換電路主要由時(shí)隙交換芯片(U2A)構(gòu)成。 時(shí)隙交換芯片的輸入端(90826_STi0 90826_STil5)與圖12所示FPGA的輸出端相連；時(shí) 隙交換芯片的輸出端(90826_STo0 90826_STo3)與底板相連。[0043]如圖12所示，雙路光接口板上的FPGA(Ul)有一組串行數(shù)據(jù)輸出端(90826_ STiO 90826_STil5)分別與圖11所示時(shí)隙交換芯片(U2A)和圖8、圖9所示底板上FPGA 的輸入端相連；FPGA(Ul)的一組信號(hào)輸入端(8311_MVID1 8311_MVID11)與圖13所示收 發(fā)器(UlOE)的輸出端相連。如圖13所示，雙路光接口板上的收發(fā)器的串行數(shù)據(jù)輸入端與圖14所示U7A、U8A 的串行數(shù)據(jù)輸出端相連；收發(fā)器的串行數(shù)據(jù)輸出端與圖14所示U7A、U8A的串行數(shù)據(jù)輸入端 相連；收發(fā)器的另外3路串行數(shù)據(jù)輸入端與圖12所示Ul的串行數(shù)據(jù)輸出端相連。如圖15所示，16E1電接口板上FPGA(U7)的一組數(shù)據(jù)信號(hào)輸入/輸出端與4片圖 16所示的4E1轉(zhuǎn)換芯片數(shù)據(jù)信號(hào)輸入/輸出端相連；FPGA(U7)的一組地址信號(hào)輸入/輸出 端與4片圖16所示的4E1轉(zhuǎn)換芯片地址信號(hào)輸入/輸出端相連；FPGA的另一組數(shù)據(jù)信號(hào) 輸入/輸出端與嵌入式處理器和底板的數(shù)據(jù)信號(hào)輸入/輸出端相連，另一組地址信號(hào)輸入 /輸出端與嵌入式處理器和底板的地址信號(hào)輸入/輸出端相連。如圖16所示，有4組El接口電路，其4對(duì)El輸出端與一片4E1轉(zhuǎn)換芯片(U6)的 輸入端相連，U6的輸出端與圖15所示U7的輸入端相連，4E1轉(zhuǎn)換芯片將El信號(hào)轉(zhuǎn)換為電 信號(hào)，輸出到FPGA。16E1電接口板集成有16組El接口電路和4片4E1轉(zhuǎn)換芯片。如圖17所示，擴(kuò)展處理器上的DSP (U4A)的數(shù)據(jù)輸入/輸出端(AED0 AED63)與 圖18所示FPGA的數(shù)據(jù)輸入/輸出端相連；DSP(MC)的數(shù)據(jù)數(shù)據(jù)輸入/輸出端與圖19所 示PCI橋接芯片(Ull)的數(shù)據(jù)輸入/輸出端相連。如圖18所示，擴(kuò)展處理器上FPGA的并行數(shù)據(jù)輸入/輸出端與圖17所示U4A的輸 入/輸出端相連；FPGA的串行數(shù)據(jù)輸出端與底板集成的FPGA輸入端相連。如圖19所示，擴(kuò)展處理器上PCI橋接芯片的一組數(shù)據(jù)輸入/輸出端與圖17所示 U4A的輸入/輸出端相連；PCI橋接芯片的另一組數(shù)據(jù)輸入/輸出端與底板集成的DSP輸入
/輸出端相連。本實(shí)用新型的嵌入式處理器上集成有串口接口模塊，可以直接與計(jì)算機(jī)的串口相 連進(jìn)行數(shù)據(jù)交換，方便對(duì)設(shè)備進(jìn)行配置、調(diào)試。
權(quán)利要求1.一種光電混合型信令語(yǔ)音采集網(wǎng)關(guān)，其特征在于它主要由殼體和內(nèi)置于殼體內(nèi)的 底板、嵌入式處理器、輸入接口模塊和擴(kuò)展處理器構(gòu)成；底板固定在殼體內(nèi)，嵌入式處理器 和擴(kuò)展處理器通過(guò)連接器與底板相連，處于底板上方，輸入接口模塊通過(guò)側(cè)面的連接器與 底板相連；所述底板集成有數(shù)字信號(hào)處理電路DSP、現(xiàn)場(chǎng)可編程門陣列FPGA、時(shí)鐘同步器和PHY模 塊；擴(kuò)展處理器上集成有數(shù)字信號(hào)處理電路DSP、現(xiàn)場(chǎng)可編程門陣列FPGA和PCI橋接芯片； 輸入接口模塊分為雙路光接口板和16E1電接口板兩種，雙路光接口板的數(shù)據(jù)處理通 路由時(shí)隙交換電路、現(xiàn)場(chǎng)可編程門陣列FPGA、收發(fā)器、SFP模塊構(gòu)成，16E1電接口板上集成 有El接口電路、4片4E1轉(zhuǎn)換芯片和現(xiàn)場(chǎng)可編程門陣列FPGA ；底板上FPGA的串行碼流輸入端與雙路光接口板上時(shí)隙交換芯片的輸出端相連；FPGA 的EDMA同步信號(hào)輸出端與DSP的并行數(shù)據(jù)輸入端EMIFA相連，F(xiàn)PGA的另一組串行碼流輸 出端與擴(kuò)展處理器上FPGA的信號(hào)輸入端相連；DSP的輸出碼流MCBSP 口與FPGA相連；DSP 的PCI端口與嵌入式處理器的PCI 口相連；PHY模塊有兩路千兆網(wǎng)絡(luò)信號(hào)輸入/輸出端與 嵌入式處理器的千兆網(wǎng)絡(luò)信號(hào)輸入/輸出端相連，PHY模塊的另外兩路千兆網(wǎng)絡(luò)信號(hào)輸入/ 輸出端與RJ45端口相連；雙路光接口板的時(shí)隙交換電路主要由時(shí)隙交換芯片組成，時(shí)隙交換芯片一組碼流與底 板的FPGA相連，另一組與雙路光接口板的FPGA相連；FPGA的另一路串行碼流與收發(fā)器相 連；收發(fā)器有兩路串行碼流分別與兩個(gè)SFP模塊相連；16E1電接口板上El接口電路的16組El信號(hào)輸出端分別與4片4E1轉(zhuǎn)換芯片的輸入 端相連；4E1轉(zhuǎn)換芯片的數(shù)據(jù)信號(hào)輸出端與FPGA的數(shù)據(jù)信號(hào)輸入端相連，4E1轉(zhuǎn)換芯片的 地址信號(hào)輸出端與FPGA的地址信號(hào)輸入端相連；FPGA的數(shù)據(jù)地址信號(hào)輸出端與底板上的 FPGA及嵌入式處理器的輸入端相連；擴(kuò)展處理器上DSP的并行數(shù)據(jù)信號(hào)輸入/輸出端與FPGA的并行數(shù)據(jù)輸入/輸出端相 連，DSP的另一組數(shù)據(jù)輸入/輸出端與PCI橋接芯片的輸入/輸出端相連；FPGA的串行數(shù)據(jù) 輸入/輸出端與底板上的FPGA串行數(shù)據(jù)輸入/輸出端相連；PCI橋接芯片的另一組輸入/ 輸出端與底板上DSP的一組輸入/輸出端相連。
2.根據(jù)權(quán)利要求1所述的一種光電混合型信令語(yǔ)音采集網(wǎng)關(guān)，其特征在于還設(shè)有系 統(tǒng)時(shí)鐘同步器，主要是產(chǎn)生系統(tǒng)同步時(shí)鐘給時(shí)隙交換芯片、FPGA、DSP、收發(fā)器。
3.根據(jù)權(quán)利要求1所述的一種光電混合型信令語(yǔ)音采集網(wǎng)關(guān)，其特征在于它提供兩 個(gè)千兆網(wǎng)絡(luò)接口和一個(gè)串口接口。
專利摘要一種光電混合型信令語(yǔ)音采集網(wǎng)關(guān)，主要由殼體、內(nèi)置于殼體內(nèi)的底板、嵌入式處理器、輸入接口模塊和擴(kuò)展處理器構(gòu)成；所述輸入接口模塊提供16E1電接口板和雙路光接口板兩種供用戶選配。該設(shè)備采用模塊化設(shè)計(jì)，單臺(tái)最多可擴(kuò)展4×16E1輸入，或者最多4對(duì)光纖輸入；根據(jù)處理數(shù)據(jù)量的不同，可以擴(kuò)展最多兩個(gè)處理器模塊；該設(shè)備提供2路千兆以太網(wǎng)輸出。嵌入式處理器通過(guò)串口與計(jì)算機(jī)串口相連，進(jìn)行系統(tǒng)配置及調(diào)試。
文檔編號(hào)H04L12/24GK201887787SQ20102066562
公開日2011年6月29日 申請(qǐng)日期2010年12月17日 優(yōu)先權(quán)日2010年12月17日
發(fā)明者葉方全, 張曉東 申請(qǐng)人:北京五岳鑫信息技術(shù)股份有限公司