專利名稱：同地址iic器件復(fù)用系統(tǒng)及其方法
技術(shù)領(lǐng)域：
本發(fā)明涉及通信領(lǐng)域的IIC器件技術(shù)領(lǐng)域，具體涉及一種同地址IIC器件復(fù)用系 統(tǒng)及其方法。
背景技術(shù)：
IICdnter-Integrated Circuit)器件的接口具有信號少，操作簡便的特點。在計 算機網(wǎng)絡(luò)通信設(shè)備中，IIC器件的應(yīng)用越來越多。在IIC器件的應(yīng)用中會用到多個同一器 件地址且不可配置的IIC從器件。上述情況下，如果按照標(biāo)準(zhǔn)的IIC器件連接結(jié)構(gòu)，將會無 法區(qū)分每一個器件?，F(xiàn)有技術(shù)解決上述問題一般是給每個IIC從器件提供一個IIC接口，處理器在對 每個接口分別進行操作。這種方式的缺點是占用系統(tǒng)資源多，IIC從器件超過一定數(shù)量后， 會占用大量的系統(tǒng)硬件資源，且上述方式的結(jié)構(gòu)復(fù)雜，所需要的成本較高。目前市面上專用 的多路Iic復(fù)用芯片價格普遍比較高，且拓展的容性有限；另外，出現(xiàn)的其它復(fù)用方法，一 般都需要CPLD (Complex Programmable Logic Device復(fù)雜可編程邏輯器件)芯片進行支 持，該芯片的成本較高，且控制邏輯設(shè)計復(fù)雜。

發(fā)明內(nèi)容
本發(fā)明的目的是針對上述技術(shù)問題，提供一種占用系統(tǒng)資源少，成本較低，能突破 容性限制且容易實現(xiàn)的同地址IIC器件復(fù)用系統(tǒng)及其方法。為實現(xiàn)此目的，本發(fā)明所設(shè)計的一種同地址IIC器件復(fù)用系統(tǒng)，包括具有IIC控 制單元的CPU，多個IIC從器件，其特征在于它還包括IIC時鐘電路復(fù)用網(wǎng)絡(luò)，該IIC時鐘 電路復(fù)用網(wǎng)絡(luò)包括多個子網(wǎng)絡(luò)，每個子網(wǎng)絡(luò)對應(yīng)一個Iic從器件，CPU發(fā)出多路選通信號， 每路選通信號分別接入對應(yīng)的子網(wǎng)絡(luò)的選通信號輸入端，Iic控制單元的時鐘信號輸出端 分別連接每個子網(wǎng)絡(luò)的時鐘信號輸入端，每個子網(wǎng)絡(luò)的時鐘信號輸出端連接一個IIC從器 件，所述子網(wǎng)絡(luò)通過接收到的選通信號，來控制進入對應(yīng)IIC從器件的時鐘信號是否輸出； 所述每個IIC從器件的數(shù)據(jù)信號端連接IIC控制單元的數(shù)據(jù)信號端。實施例1中，所述每個子網(wǎng)絡(luò)包括非門、與門和電阻Rl (電阻Rl在這里作為IIC 從器件的可控上拉電阻)，其中，非門的輸入端接入一路選通信號，非門的輸出端連接電阻 Rl的一端，電阻Rl的另一端連接與門的輸出端，與門的輸出端連接相應(yīng)的一個Iic從器件 的時鐘信號輸入端，每個與門的第一輸入腳均連接Iic控制單元的時鐘信號輸出端，與門 的第二輸入腳通過上拉電阻RO連接電源VCC，與門的輸出端在選通信號的控制下輸出時鐘 信號。實施例2中，所述每個子網(wǎng)絡(luò)包括非門、電阻Rl R5、二極管Dl D3、三極管 Ql Q3，其中，非門的輸入端接入一路選通信號，非門的輸出端通過電阻Rl連接三極管Q3 的集電極，三極管Q3的發(fā)射極接地，三極管Q3的基極通過電阻R5接地，三極管Q3的基極 還連接三極管Q2的發(fā)射極，三極管Q2的集電極通過電阻R4連接電源VCC，三極管Q2的基極通過電阻R3連接電源VCC，三極管Q2的基極還連接三極管Ql的集電極，三極管Ql的發(fā) 射極連接二極管D3的正極，二極管D3的負極接地，三極管Ql的基極通過電阻R2連接電源 VCC,三極管Ql的基極連接二極管D2的正極，二極管D2的負極連接二極管Dl的負極，二極 管Dl的正極接地，二極管D2的負極連接IIC控制單元的時鐘信號輸出端，三極管Q3的集 電極連接相應(yīng)的一個IIC從器件的時鐘信號輸入端。所述電阻Rl為可控上拉電阻Rl (實例1和實例2中可控上拉電阻Rl的同時擔(dān)當(dāng) 兩個角色，一是可控上拉電阻；二是放大電路集電極電阻)優(yōu)選的，所述電阻Rl的阻值范圍為500 1500歐姆。較佳的，電阻Rl的阻值為1000歐姆。本發(fā)明所設(shè)計的一種同地址IIC器件復(fù)用方法，其特征在于，它包括如下步驟步驟1)CPU發(fā)出多路選通信號，每路選通信號進入對應(yīng)的IIC時鐘電路復(fù)用網(wǎng)絡(luò) 的子單元中的非門，CPU的IIC控制單元輸出時鐘信號，時鐘信號進入所述子單元中的與門 的一個輸入端，電源VCC提供的電源通過上拉電阻RO進入所述與門的另一個輸入端；步驟2)當(dāng)選通信號為低電平信號時，所述非門輸出高電平信號，通過可控上拉電 阻Rl后和所述與門的輸出端形成了一個耦合放大電路的輸出級，時鐘信號被放大后輸入 對應(yīng)的IIC從器件，時鐘信號進入IIC從器件后觸發(fā)CPU與IIC從器件進行數(shù)據(jù)交換；步驟；3)當(dāng)選通信號為高電平信號時，所述非門輸出低電平信號，該低電平信號使 得與門輸出端處于接地狀態(tài)，無法輸出時鐘信號，也無法觸發(fā)CPU與IIC從器件間的數(shù)據(jù)交 換，以上步驟完成了同地址IIC器件的復(fù)用。實施例1的工作原理為如圖1 2所示，先通過CPU進行選通操作，選通的通道輸 出低電平選通信號，該低電平選通信號作為非門的輸入電平，驅(qū)動非門輸出高電平；當(dāng)非門 的輸入端輸入低電平時，非門輸出電壓接近電源電壓VCC，當(dāng)非門的輸入端輸入高電平時， 則其輸出電壓為零。非門的輸出端經(jīng)由一個1000歐姆(1/4W)阻值的可控上拉電阻Rl接 至與門輸出端。當(dāng)選通信號驅(qū)動非門輸出高電平時，非門的輸出級電路和與門輸出級電路一起形 成了一個放大電路的輸出級。當(dāng)與門第二輸入腳接入上拉電阻RO后，為放大電路提供了的電壓供給。非門輸出 級電路和與門輸出級電路一起形成了放大電路的輸出級。因此，IIC時鐘信號經(jīng)由非門的輸入端輸入，經(jīng)過整個放大電路后，有效放大了 IIC時鐘信號，由與門的輸出端輸出。當(dāng)不被選通時，即選通信號輸出為高電平時，非門的輸出為低電平，相當(dāng)于此時整 個放大電路接地，整個放大電路不工作，所以與門的輸出端無IIC時鐘信號的輸出。實施例2的工作原理與實施例1基本相同，不同之處在于如圖3所示，上述與門 電路由分離元件替換，當(dāng)非門輸入低電平時，非門輸出的高電平信號與三極管Q3的集電極 組成放大電路的輸出級，可放大輸出IIC時鐘信號；當(dāng)非門輸入高電平時，非門輸出的低電 平信號使三極管Q3的集電極相當(dāng)于接地，不輸出IIC時鐘信號。由上述原理可知，同地址IIC器件復(fù)用系統(tǒng)控制每一路芯片的IIC時鐘信號的輸 出，從而達到復(fù)用同地址Iic芯片的目的。IIC的數(shù)據(jù)信號SDA則可以直接連接在一起。本發(fā)明的優(yōu)點在于通過CPU發(fā)出的選通信號進入IIC時鐘電路復(fù)用網(wǎng)絡(luò)后控制各路時鐘信號的輸出，從而實現(xiàn)多個IIC從器件數(shù)據(jù)信號的復(fù)用，IIC時鐘信號被復(fù)用電路 網(wǎng)絡(luò)隔離使得Iic可以突破傳統(tǒng)的容性限制，掛接更多的IIC負載，這種結(jié)構(gòu)具有占用系統(tǒng) 資源少，結(jié)構(gòu)簡單，成本低的優(yōu)點。


圖1為本發(fā)明的原理框圖；圖2為本發(fā)明中IIC時鐘電路復(fù)用網(wǎng)絡(luò)的原理圖；圖3為本發(fā)明中子網(wǎng)絡(luò)的電路圖；其中，1-非門，2-與門。
具體實施例方式以下結(jié)合附圖和實施例對本發(fā)明作進一步的詳細說明如圖1 2所述的一種同地址IIC器件復(fù)用系統(tǒng)，包括具有IIC控制單元的CPU， 多個Iic從器件(1 η)，其特征在于它還包括IIC時鐘電路復(fù)用網(wǎng)絡(luò)，該IIC時鐘電路 復(fù)用網(wǎng)絡(luò)包括多個子網(wǎng)絡(luò)，每個子網(wǎng)絡(luò)對應(yīng)一個IIC從器件，CPU發(fā)出多路選通信號，每路 選通信號分別接入對應(yīng)的子網(wǎng)絡(luò)的選通信號輸入端，IIC控制單元的時鐘信號輸出端分別 連接每個子網(wǎng)絡(luò)的時鐘信號輸入端，每個子網(wǎng)絡(luò)的時鐘信號輸出端連接一個IIC從器件， 子網(wǎng)絡(luò)通過接收到的選通信號來控制進入對應(yīng)Iic從器件的時鐘信號是否輸出；所述每個 Iic從器件的數(shù)據(jù)信號端連接IIC控制單元的數(shù)據(jù)信號端。上述技術(shù)方案中的子網(wǎng)絡(luò)可由兩種方式實施，下面給出兩種實施例實施例1 每個子網(wǎng)絡(luò)依據(jù)元器件成本考慮可以由門電路實現(xiàn)，它包括非門1、與 門2和電阻R1，其中，非門1的輸入端接入一路選通信號，非門1的輸出端連接電阻Rl的一 端，電阻Rl的另一端連接與門2的輸出端，與門2的輸出端連接相應(yīng)的一個IIC從器件的 時鐘信號輸入端，每個與門2的第一輸入腳均連接IIC控制單元的時鐘信號輸出端，與門2 的第二輸入腳通過上拉電阻RO連接電源VCC，與門2的輸出端在選通信號的控制下輸出時 鐘信號。電阻Rl的阻值范圍為500 1500歐姆，優(yōu)選為1000歐姆。上述電阻Rl為可控 上拉電阻Rl。實施例1中，一般IIC器件的控制時鐘頻率并不高，標(biāo)準(zhǔn)的IIC時鐘頻率多在 50KHz左右，高速IIC多在100 400KHz，幅度在幾百mV。采用實施例1中的門內(nèi)部電路耦 合的設(shè)計可實現(xiàn)時鐘信號的傳遞控制。并且，OC(集電極開路)與門內(nèi)部電路的第一級實 現(xiàn)CPU發(fā)出的IIC時鐘信號交流耦合輸入。最后一級接可控上拉電阻Rl后，在末級構(gòu)成了 一個放大電路，使得IIC時鐘電路復(fù)用網(wǎng)絡(luò)的每個子網(wǎng)輸出時鐘與CPU發(fā)出的時鐘頻率一 致，幅度比略大于1 1，IIC時鐘信號經(jīng)電路復(fù)用網(wǎng)絡(luò)后，沒有衰減損失并得到略微放大。實施例2 每個子網(wǎng)絡(luò)依據(jù)元器件成本考慮還可以由門電路和分離元件的組合實 現(xiàn)，它包括非門1、電阻Rl R5、二極管Dl D3、三極管Ql Q3，其中，非門1的輸入端接 入一路選通信號，非門1的輸出端通過電阻Rl連接三極管Q3的集電極，三極管Q3的發(fā)射極 接地，三極管Q3的基極通過電阻R5接地，三極管Q3的基極還連接三極管Q2的發(fā)射極，三 極管Q2的集電極通過電阻R4連接電源VCC，三極管Q2的基極通過電阻R3連接電源VCC， 三極管Q2的基極還連接三極管Ql的集電極，三極管Ql的發(fā)射極連接二極管D3的正極，二極管D3的負極接地，三極管Ql的基極通過電阻R2連接電源VCC，三極管Ql的基極連接二 極管D2的正極，二極管D2的負極連接二極管Dl的負極，二極管Dl的正極接地，二極管D2 的負極連接IIC控制單元的時鐘信號輸出端，三極管Q3的集電極連接相應(yīng)的一個IIC從器 件的時鐘信號輸入端。上述電阻Rl的阻值范圍為500 1500歐姆優(yōu)選為1000歐姆。上 述電阻Rl為可控上拉電阻Rl。上述技術(shù)方案中，非門優(yōu)選為74LS04芯片，與門優(yōu)選為74LS09芯片。實施例2中，每個子網(wǎng)絡(luò)輸出時鐘幅度與CPU發(fā)出的時鐘的幅度比可以根據(jù)需求 來調(diào)整放大電路的放大增益，具有靈活性更好的優(yōu)點。本發(fā)明所設(shè)計的一種同地址IIC器件復(fù)用方法，它包括如下步驟步驟1)CPU發(fā)出多路選通信號，每路選通信號進入對應(yīng)的IIC時鐘電路復(fù)用網(wǎng)絡(luò) 的子單元中的非門1，CPU的IIC控制單元輸出時鐘信號SCL，時鐘信號SCL進入所述子單 元中的與門2的一個輸入端，電源VCC提供的電源通過上拉電阻RO進入所述與門2的另一 個輸入端；步驟幻當(dāng)選通信號為低電平信號時，所述非門1輸出高電平信號，通過可控上拉 電阻Rl后和所述與門2的輸出端形成了一個耦合放大電路的輸出級，時鐘信號SCL被放大 后輸入對應(yīng)的IIC從器件，時鐘信號SCL(1 η)進入IIC從器件后觸發(fā)CPU與IIC從器件 進行數(shù)據(jù)交換，圖1中SDA為數(shù)據(jù)信號；步驟3)當(dāng)選通信號為高電平信號時，所述非門1輸出低電平信號，該低電平信號 使得與門2輸出端處于接地狀態(tài)，無法輸出時鐘信號SCL，也無法觸發(fā)CPU與IIC從器件間 的數(shù)據(jù)交換，以上步驟完成了同地址IIC器件的復(fù)用。本發(fā)明的同地址IIC器件復(fù)用方法 比傳統(tǒng)的基于CPLD或模擬開關(guān)的方式更加簡便，且容易操作。本發(fā)明進行靜態(tài)工作點電壓的測試后結(jié)果如下表1靜態(tài)工作點電壓統(tǒng)計表
權(quán)利要求
1.一種同地址Iic器件復(fù)用系統(tǒng)，包括具有IIC控制單元的CPU，多個IIC從器件，其 特征在于它還包括Iic時鐘電路復(fù)用網(wǎng)絡(luò)，該IIC時鐘電路復(fù)用網(wǎng)絡(luò)包括多個子網(wǎng)絡(luò)，每 個子網(wǎng)絡(luò)對應(yīng)一個IIC從器件，CPU發(fā)出多路選通信號，每路選通信號分別接入對應(yīng)的子網(wǎng) 絡(luò)的選通信號輸入端，IIC控制單元的時鐘信號輸出端分別連接每個子網(wǎng)絡(luò)的時鐘信號輸 入端，每個子網(wǎng)絡(luò)的時鐘信號輸出端連接一個Iic從器件，所述子網(wǎng)絡(luò)通過接收到的選通 信號，來控制進入對應(yīng)IIC從器件的時鐘信號是否輸出；所述每個IIC從器件的數(shù)據(jù)信號端 連接Iic控制單元的數(shù)據(jù)信號端。
2.根據(jù)權(quán)利要求1所述的同地址Iic器件復(fù)用系統(tǒng)，其特征在于所述每個子網(wǎng)絡(luò)包 括非門、與門和電阻R1，其中，非門的輸入端接入一路選通信號，非門的輸出端連接電阻Rl 的一端，電阻Rl的另一端連接與門的輸出端，與門的輸出端連接相應(yīng)的一個IIC從器件的 時鐘信號輸入端，每個與門的第一輸入腳均連接Iic控制單元的時鐘信號輸出端，與門的 第二輸入腳通過上拉電阻RO連接電源VCC，與門的輸出端在選通信號的控制下輸出時鐘信 號。
3.根據(jù)權(quán)利要求1所述的同地址Iic器件復(fù)用系統(tǒng)，其特征在于所述每個子網(wǎng)絡(luò)包 括非門、電阻Rl R5、二極管Dl D3、三極管Ql Q3，其中，非門的輸入端接入一路選通 信號，非門的輸出端通過電阻Rl連接三極管Q3的集電極，三極管Q3的發(fā)射極接地，三極管 Q3的基極通過電阻R5接地，三極管Q3的基極還連接三極管Q2的發(fā)射極，三極管Q2的集 電極通過電阻R4連接電源VCC，三極管Q2的基極通過電阻R3連接電源VCC，三極管Q2的 基極還連接三極管Ql的集電極，三極管Ql的發(fā)射極連接二極管D3的正極，二極管D3的負 極接地，三極管Ql的基極通過電阻R2連接電源VCC，三極管Ql的基極連接二極管D2的正 極，二極管D2的負極連接二極管Dl的負極，二極管Dl的正極接地，二極管D2的負極連接 IIC控制單元的時鐘信號輸出端，三極管Q3的集電極連接相應(yīng)的一個IIC從器件的時鐘信 號輸入端。
4.根據(jù)權(quán)利要求2或3所述的同地址IIC器件復(fù)用系統(tǒng)，其特征在于所述電阻Rl的 阻值范圍為500 1500歐姆。
5.根據(jù)權(quán)利要求4所述的同地址IIC器件復(fù)用系統(tǒng)，其特征在于電阻Rl的阻值為 1000歐姆。
6.根據(jù)權(quán)利要求2或3所示的同地址IIC器件復(fù)用系統(tǒng)，其特征在于所述電阻Rl為 可控上拉電阻Rl。
7.—種同地址IIC器件復(fù)用方法，其特征在于，它包括如下步驟步驟1)CPU發(fā)出多路選通信號，每路選通信號進入對應(yīng)的IIC時鐘電路復(fù)用網(wǎng)絡(luò)的子 單元中的非門，CPU的IIC控制單元輸出時鐘信號，時鐘信號進入所述子單元中的與門的一 個輸入端，電源VCC提供的電源通過上拉電阻RO進入所述與門的另一個輸入端；步驟2)當(dāng)選通信號為低電平信號時，所述非門輸出高電平信號，通過可控上拉電阻Rl 后和所述與門的輸出端形成了一個耦合放大電路的輸出級，時鐘信號被放大后輸入對應(yīng)的 IIC從器件，時鐘信號進入IIC從器件后觸發(fā)CPU與IIC從器件進行數(shù)據(jù)交換；步驟3)當(dāng)選通信號為高電平信號時，所述非門輸出低電平信號，該低電平信號使得與 門輸出端處于接地狀態(tài)，無法輸出時鐘信號，也無法觸發(fā)CPU與IIC從器件間的數(shù)據(jù)交換， 以上步驟完成了同地址Iic器件的復(fù)用。
全文摘要
本發(fā)明公開了一種同地址IIC器件復(fù)用系統(tǒng)，它的CPU發(fā)出多路選通信號，每路選通信號分別接入對應(yīng)的子網(wǎng)絡(luò)的選通信號輸入端，IIC控制單元的時鐘信號輸出端分別連接每個子網(wǎng)絡(luò)的時鐘信號輸入端，每個子網(wǎng)絡(luò)的時鐘信號輸出端連接一個IIC從器件，子網(wǎng)絡(luò)通過接收到的選通信號來控制進入對應(yīng)IIC從器件的時鐘信號是否輸出；所述每個IIC從器件的數(shù)據(jù)信號端連接IIC控制單元的數(shù)據(jù)信號端。復(fù)用方法，CPU發(fā)出選通信號，選通信號進入非門；當(dāng)該信號為低電平時，非門輸出高電平，時鐘信號被放大后輸入IIC從器件，觸發(fā)CPU與IIC從器件進行數(shù)據(jù)交換；當(dāng)選通信號為高電平信號時，非門輸出低電平信號，無法觸發(fā)CPU與IIC從器件間的數(shù)據(jù)交換。本發(fā)明具有占用系統(tǒng)資源少，結(jié)構(gòu)簡單，成本低的優(yōu)點。
文檔編號H04L12/02GK102117253SQ201010615669
公開日2011年7月6日 申請日期2010年12月30日 優(yōu)先權(quán)日2010年12月30日
發(fā)明者吳曉平, 歐慶于, 黃高峰 申請人:中國人民解放軍海軍工程大學(xué)