專利名稱：一種非整數倍插值裝置及信號調制系統(tǒng)的制作方法
技術領域：
本實用新型涉及數字電視編碼技術領域，特別是一種非整數倍插值裝置及信號調 制系統(tǒng)。
背景技術：
數字電視系統(tǒng)在進入調頻發(fā)送之前，首先要進行TS流(Transport Stream,傳輸 流)接收，前向糾錯，星座映射等編碼，再進行信號的中頻調制。在調制的過程中，需要對信 號進行成形濾波、多級的插值等濾波，經過DDS(Direct Digital Synthesis，直接數字合成 器)把信號搬移到需要的頻點上，再進行載波傳送。根據奈奎斯特采樣定理，輸入到DDS載波的信號采樣頻率要達到符號率頻率的2 倍以上，一般的數字電視調制系統(tǒng)編碼輸出的符號率為幾兆，一般的中頻輸出要求在50MHz 到60MHz之間，系統(tǒng)時鐘要求達160MHz以上。故編碼后的信號需經過多級插值濾波，如插 值成形濾波，CIC(Cascaded integrator comb，級聯積分梳狀)插值濾波等，才能使輸入的 符號率與系統(tǒng)時鐘相接近。但一般的插值濾波只適應整數倍的情況，無法與系統(tǒng)時鐘完全 匹配，這樣會導致時鐘與信號不成整數倍關系，這樣的信號載波進入DDS后會使接收端出 現減少信號質量，甚至出現沒有信號質量的情況。必須通過小數倍插值變采樣率，使得出來 的符號與系統(tǒng)時鐘匹配。一般的做法是用整數倍的插值濾波對信號處理，如圖1所示，為現有技術中 的采用PLL方式的信號編碼及調制系統(tǒng)結構示意圖，編碼后的信號，通過插值成形 濾波、CIC補償插值濾波和CIC插值濾波，三種整數倍的插值濾波，再用可配置相位 PLUPhase-LockedLoop，鎖相環(huán))產生不同的時鐘和數字控制震蕩器產生頻率控制字進行 中頻的調制。有線數字電視信道編碼和調制的傳統(tǒng)實現方式是將成型濾波輸出的數據經過D/A 變換后與外部的正交調制信號相乘得到基帶的中頻調制。采用DDS技術產生正交信號，實 現基帶的中頻調制。編碼后出來的信息流的速率是可變的，而要求調制輸出的是中頻固定 的基帶調制信號，所以必須計算并補償NCO(Numerical Controlled Oscillator，數字控制 震蕩器)的頻率控制字，使得NCO輸出穩(wěn)定的正交調制信號。為了配置PLL的各級鏈路實時 產生各級時鐘，每個模塊的需要具有嚴格的同步性，必須構建高校的PLL使得編碼的同步。 才能輸出為連續(xù)的無縫隙碼流。現有技術用可配置相位PLL產生時鐘來控制信號調制可以用在對符號率精度要 求不高的情況下，但隨著信號符號率精度的提高，調制模塊就必需要采用高精度鎖相環(huán)來 產生時鐘，但在某些情況下這是達不到的。而且，信號經過調制后的載波還需要根據符號率 來調整DDS，實現過程復雜而且消耗大量的硬件資源，成本較高。

實用新型內容本實用新型所要解決的技術問題在于提供一種非整數倍插值裝置，其可采用固定時鐘進行調制，極大地降低了成本，且提高了信號質量。為解決本實用新型的技術問題，本實用新型公開一種非整數倍插值裝置，包括地 址控制器、查找表存儲器、輸入寄存器、乘法器、加法器和輸出寄存器；所述地址控制器與查找表存儲器相連，用于根據插值后的符號率和固定時鐘的頻 率，計算出存儲地址并將所述存儲地址輸入到查找表存儲器；所述查找表存儲器還與乘法 器相連，用于根據地址控制器輸出的地址查找該地址中預先存儲的參數C，并輸出到乘法 器；所述輸入寄存器與乘法器相連，用于接收、緩存、移位信號，并輸出到乘法器；所述乘法 器還與加法器相連，用于將參數C與寄存器輸出的信號相乘，并將結果輸入加法器；所述加 法器還與輸出寄存器相連，用于將乘法器輸出的結果進行相加，得到結果信號并將結果信 號輸入到輸出寄存器；所述輸出寄存器用于緩存并輸出所述加法器輸出的結果信號。其中，所述地址控制器包括相互連接的地址累加值計算模塊和地址累加模塊，所 述地址累加值計算模塊用于根據插值后的符號率和固定時鐘的頻率計算出地址平均增量 和地址初始累加值，并將所述地址平均增量和地址初始累加值輸入到地址累加模塊；所述 地址累加模塊，用于根據地址初始累加值和地址平均增量計算出相應的存儲地址，并輸出。其中，所述地址控制器包括地址累加模塊，其預先存儲有地址平均增量和地址初 始累加值，根據地址初始累加值和地址平均增量累加計算出相應的存儲地址，并輸出。其中，所述地址累加值計算模塊還用于設置地址的精度；所述地址控制器還包括 連接到地址累加模塊的位寬截取模塊，所述位寬截取模塊用于根據所述地址的精度截取所 述地址累加模塊輸出的存儲地址的位寬，并輸出截取位寬后的存儲地址；所述查找表存儲 器用于根據所述位寬截取模塊輸出的存儲地址，查找相應地址中預先存儲的參數C。其中，所述地址控制器還包括連接到地址累加模塊的位寬截取模塊，所述位寬截 取模塊預先存儲了地址的精度，用于根據地址的精度截取所述地址累加模塊輸出的存儲地 址的位寬，并輸出截取位寬后的存儲地址；所述查找表存儲器用于根據所述位寬截取模塊 輸出的存儲地址，查找相應地址中預先存儲的參數C。其中，所述查找表存儲器每一存儲地址存儲4個參數C。其中，所述加法器是流水線加法器。為解決本實用新型的技術問題，本實用新型還公開一種信號調制系統(tǒng)，包括依次 相連的插值成形濾波器，CIC補償插值濾波器、CIC插值濾波器、DDS載波裝置和D/A上變頻 器，在所述CIC插值濾波器和DDS載波裝置之前還連接有以上所述的非整數倍插值裝置；所 述信號調制系統(tǒng)連接固定時鐘，接收數字信號和固定時鐘的信號。其中，所述非整數倍插值裝置的查找表存儲器每一存儲地址存儲4個參數C。其中，所述非整數倍插值裝置的加法器是流水線加法器。與現有技術相比，本實用新型具有如下有益效果本實用新型采用基于固定時鐘 的非整數倍插值濾波，既實現了不同符號率的信號調制，又降低了成本，并且大大提高了信 號質量；同時，又通過查找表存儲器查找參數C，從而提高了信號處理速度。
圖1是現有技術的信號編碼及調制系統(tǒng)結構圖；圖2是本實用新型的信號調制系統(tǒng)結構圖；圖3是本實用新型實施例1的非整數倍插值裝置結構圖；[0024]圖4是本實用新型實施例1的一具體實例的非整數倍插值裝置結構圖；圖5是本實用新型實施例1的地址控制器結構圖；圖6是本實用新型實施例2的地址控制器結構圖。
具體實施方式

以下結合附圖和實施例，對本實用新型作進一步詳細說明。如圖2所示，本實用新型的信號調制系統(tǒng)連接固定時鐘，接收編碼模塊輸出的數 字信號及符號率，以及接收固定時鐘輸出的時鐘信號，其包括依次相連的插值成形濾波器、 CIC補償插值濾波器、CIC插值濾波器、非整數倍插值裝置、DDS載波裝置和D/A上變頻器。 本實用新型的改進點在于非整數倍插值裝置，其他模塊都是現有技術。以下結合兩個實施 例對本實用新型的非整數倍插值裝置作詳細說明。實施例1如圖3所述，本實施例的非整數倍插值裝置包括地址控制器、查找表存儲器、輸入 寄存器、乘法器、加法器和輸出寄存器；所述地址控制器與查找表存儲器相連，用于根據插值后的符號率和固定時鐘的頻 率，計算出存儲地址并將所述存儲地址輸入到查找表存儲器；所述查找表存儲器還與乘法 器相連，用于根據地址控制器輸出的地址查找該地址中預先存儲的參數C，并輸出到乘法 器；所述輸入寄存器與乘法器相連，用于接收、緩存、移位信號，并輸出多組移位信號到乘法 器；所述乘法器還與加法器相連，用于將參數C與寄存器輸出的多組移位信號相乘，得到多 組結果，并將結果輸入加法器；所述加法器還與輸出寄存器相連，用于將乘法器輸出的多組 結果進行相加，得到最后的結果信號并將結果信號輸入到輸出寄存器；所述輸出寄存器用 于緩存并輸出所述加法器輸出的結果信號。如圖5所示，本實施例的地址控制器包括依次相連的地址累加值計算模塊、地址 累加模塊和位寬截取模塊，所述地址累加值計算模塊用于根據插值后的符號率和固定時鐘 的頻率計算出地址平均增量和地址初始累加值，并設置地址的精度，并將所述地址平均增 量和地址初始累加值輸入到地址累加模塊。所述地址累加模塊，用于根據地址初始累加值 和地址平均增量計算出相應的多組存儲地址，并輸出到所述位寬截取模塊。所述位寬截取 模塊用于根據所述地址的精度截取所述地址累加模塊輸出的存儲地址的位寬，并輸出截取 位寬后的存儲地址；所述查找表存儲器用于根據所述位寬截取模塊輸出的存儲地址，查找 相應地址中預先存儲的參數C。以下詳細描述本實施例的具體實現過程。首先，編碼模塊對信號進行編碼后，輸出信號及初始的符號率到信號調制模塊的 插值成形濾波器，再依次進入CIC補償插值濾波器和CIC插值濾波器。其中，插值成形濾波 器、CIC補償插值濾波器和CIC插值濾波器都是整數倍的插值，可根據開發(fā)需求，設置為2倍 插值、3倍插值、4倍插值等。信號經過整數倍的插值后，其符號率也增加了相應的倍數據。 例如，假設初始符號率fs為5. 03125MHz，假設系統(tǒng)時鐘fc為165MHz。插值成形濾波器和 CIC補償插值濾波器為2倍插值，CIC插值濾波器為8倍插值，那么，信號的符號率經三次整 數倍的插值后，插值后fs為161MHz，與系統(tǒng)時鐘不匹配，需進行非整數倍插值。然后，非整數倍插值裝置對插值后fs進行小數倍的插值處理，在本實施例中，采 用經典的分段插值曲線進行插值，為了便于在硬件上實現插值和有較好的濾波效果，采取了 4階3次項分段多項式，如公式1和公式2所示。 ι 其中，k為整數；參數C為 參數α優(yōu)選取0. 5，為達到具佳的濾波效果。(公式1)
(公式 2)其中，fs為插值后的符號率，fc為固定時鐘的頻率，μ的范圍為0至1，根據fs和 fc的比值均勻地從1變?yōu)?，j取[ll/(l-fs/fc)]區(qū)間的所有整數。例如，fc為 165MHz, fs 為 161MHz，則，一組 μ j = [1,0. 9757,0. 9515,0. 9272，· · ·， 0.0242,0]。根據公式1的映射關系，不同的符號率fs對應不同的4組參數C，而且個數也不一 樣。因為每個μ」對應4組參數C，而根據fs和fc的比值的不同，Pj的個數也不一樣，所 以對應的4組參數C的個數也不相同。地址累加值計算模塊根據插值后的fs和固定時鐘fc計算其比值fs/fc，即地址平 均增量；地址初始累加值一般情況下都為0。地址累加值計算模塊將地址平均增量輸出到 地址累加模塊的地址累加值寄存器Dl中，地址初始累加值則輸出到地址累加模塊的加法 器中。地址累加模塊，將地址初始累加值加上地址平均增量后，其結果即為μ」，再將結果輸 出到位寬截取模塊，同時，緩存該結果，以供下一次再加上地址平均增量計算下一個μ」。在本實施例中地址累加值計算模塊設置地址精度為1024，即μ」從1到0均勻遞 減，中間相隔1024個，同時，查找表存儲器的地址為從1到1024，每個地址存入相應的4個 參數C (C_2、C^1, C0, C1)。地址累加模塊計算出的地址是二進制值，如果計算結果的小數點位 數過多，會使二進制的地址值位數較多，因此，需要位寬截取模塊截取掉二進制的地址值的 低位的若干位，使其符合地址精度的要求，采用位寬截取模塊可降低對查找表存儲器的存 儲容量的要求。當然，在存儲容量足夠大時，可以省去該位寬截取模塊。在本實施例中，參數C的值需要被預先根據公式1計算出來，然后再存入查找表存 儲器。由于α是固定的，μ取所有間隔值，因此，參數C可預先計算出來并存在查找表存 儲器中。本實用新型不必每次都計算參數C，只需通過地址累加器計算出每個Pj,再通過 查找表存儲器查找每個μ j相對應的4組參數C，使系統(tǒng)處理速度大大提高。如圖4所示，本實施例中查找表存儲器采用只讀ROM存儲，其在查找到4個參數 C(C_2、Cf C0, C1)之后，分別輸入乘法器3至乘法器0。寄存器0至寄存器3接收經前三次 插值濾波處理后的信號x(k-i)，分別輸入乘法器0至乘法器3。乘法器0至乘法器3分別 將參數C與信號χ (k-i)相乘，得出的4組乘積再輸入流水線加法器，經加法器0至加法器 2相加，最后經寄存器4緩存后輸出的結果信號y (k)。每計算完一個y (k)，4組寄存器對信 號x(k-i)進行移位處理，即寄存器0的值移入寄存器1，寄存器1的值移入寄存器2、寄存 器2的值再移入寄存器3，寄存器0接收新的信號χ (k-i)，然后，再和下一組的4個參數C進行計算，得出下一個y (k)，如此循環(huán)下去，每個步驟同時并行計算。本實施例采用固定時鐘和非整數插值的方式改變符號率，可使符號率設置得更精 確，提高信號質量，由于省去了復雜又昂貴的鎖相環(huán)模塊，因此，還進一步地降低了成本；同 時，又通過查找表存儲器查找參數C，免去了每次處理都要計算該參數C的步驟，從而提高 了信號處理速度。實施例2如圖6所示，本實施例的地址控制器只包括地址累加模塊和位寬截取模塊。地址 累加模塊包括加法器和寄存器D1，加法器中預先存儲了地址初始累加值，一般來說地址初 始累加值都為0。寄存器Dl中預先存儲了地址平均增量，由于開發(fā)人員進行產品設計時可 根據插值后的符號率和固定時鐘的頻率預先計算出地址平均增量，因此可將地址平均增量 預先存儲在寄存器Dl中。這樣，本實施例與實施例1相比，地址控制器少了一個模塊，從而 更進一步的降低了成本，同時，由于不必每次處理都計算地址初始累加值和地址平均增量， 因此更進一步提高了信號處理速度。當然，也可將地址初始累加值和地址平均增量預先存儲在其他地方，這是本領域 的普通技術人員所熟知的技術。以上舉較佳實施例，對本實用新型的目的、技術方案和優(yōu)點進行了進一步詳細說 明，所應理解的是，以上所述僅為本實用新型的較佳實施例而已，并不用以限制本實用新 型，凡在本實用新型的精神和原則之內，所作的任何修改、等同替換、改進等，均應包含在本 實用新型的保護范圍之內，本實用新型所主張的權利范圍應以實用新型申請范圍所述為 準，而非僅限于上述實施例。
權利要求一種非整數倍插值裝置，其特征在于，包括地址控制器、查找表存儲器、輸入寄存器、乘法器、加法器和輸出寄存器；所述地址控制器與查找表存儲器相連，用于根據插值后的符號率和固定時鐘的頻率，計算出存儲地址并將所述存儲地址輸入到查找表存儲器；所述查找表存儲器還與乘法器相連，用于根據地址控制器輸出的地址查找該地址中預先存儲的參數C，并輸出到乘法器；所述輸入寄存器與乘法器相連，用于接收、緩存、移位信號，并輸出到乘法器；所述乘法器還與加法器相連，用于將參數C與寄存器輸出的信號相乘，并將結果輸入加法器；所述加法器還與輸出寄存器相連，用于將乘法器輸出的結果進行相加，得到結果信號并將結果信號輸入到輸出寄存器；所述輸出寄存器用于緩存并輸出所述加法器輸出的結果信號。
2.如權利要求1所述的非整數倍插值裝置，其特征在于，所述地址控制器包括相互連 接的地址累加值計算模塊和地址累加模塊，所述地址累加值計算模塊用于根據插值后的符 號率和固定時鐘的頻率計算出地址平均增量和地址初始累加值，并將所述地址平均增量和 地址初始累加值輸入到地址累加模塊；所述地址累加模塊，用于根據地址初始累加值和地 址平均增量計算出相應的存儲地址，并輸出。
3.如權利要求1所述的非整數倍插值裝置，其特征在于，所述地址控制器包括地址累 加模塊，其預先存儲有地址平均增量和地址初始累加值，根據地址初始累加值和地址平均 增量累加計算出相應的存儲地址，并輸出。
4.如權利要求2所述的非整數倍插值裝置，其特征在于，所述地址累加值計算模塊還 用于設置地址的精度；所述地址控制器還包括連接到地址累加模塊的位寬截取模塊，所述 位寬截取模塊用于根據所述地址的精度截取所述地址累加模塊輸出的存儲地址的位寬，并 輸出截取位寬后的存儲地址；所述查找表存儲器用于根據所述位寬截取模塊輸出的存儲地 址，查找相應地址中預先存儲的參數C。
5.如權利要求3所述的非整數倍插值裝置，其特征在于，所述地址控制器還包括連接 到地址累加模塊的位寬截取模塊，所述位寬截取模塊預先存儲了地址的精度，用于根據地 址的精度截取所述地址累加模塊輸出的存儲地址的位寬，并輸出截取位寬后的存儲地址； 所述查找表存儲器用于根據所述位寬截取模塊輸出的存儲地址，查找相應地址中預先存儲 的參數C。
6.如權利要求1至5任一項所述的非整數倍插值裝置，其特征在于，所述查找表存儲器 每一存儲地址存儲4個參數C。
7.如權利要求1至5任一項所述的非整數倍插值裝置，其特征在于，所述加法器是流水 線加法器。
8.一種信號調制系統(tǒng)，包括依次相連的插值成形濾波器，CIC補償插值濾波器、CIC插 值濾波器、DDS載波裝置和D/A上變頻器，其特征在于，在所述CIC插值濾波器和DDS載波 裝置之前還連接有如權利要求1至5任一項所述的非整數倍插值裝置；所述信號調制系統(tǒng) 連接固定時鐘，接收數字信號和固定時鐘的信號。
9.如權利要求8所述的信號調制系統(tǒng)，其特征在于，所述非整數倍插值裝置的查找表 存儲器每一存儲地址存儲4個參數C。
10.如權利要求8所述的信號調制系統(tǒng)，其特征在于，所述非整數倍插值裝置的加法器 是流水線加法器。
專利摘要本實用新型公開一種非整數倍插值裝置，包括地址控制器、查找表存儲器、輸入寄存器、乘法器、加法器和輸出寄存器；所述地址控制器與查找表存儲器相連，用于根據插值后的符號率和固定時鐘的頻率，計算出存儲地址；所述查找表存儲器還與乘法器相連，用于根據地址控制器輸出的地址查找該地址中預先存儲的參數C，并輸出到乘法器；所述輸入寄存器與乘法器相連，用于接收、緩存、移位信號，并輸出到乘法器；所述乘法器還與加法器相連，用于將參數C與寄存器輸出的信號相乘，并將結果輸入加法器。本實用新型采用基于固定時鐘的非整數倍插值濾波，既實現了不同符號率的信號調制，又降低了成本，并且大大提高了信號質量。
文檔編號H04N5/14GK201663654SQ200920260720
公開日2010年12月1日 申請日期2009年11月20日 優(yōu)先權日2009年11月20日
發(fā)明者李輝亮 申請人:深圳市同洲電子股份有限公司