專利名稱：一種低速率擴頻通信發(fā)射基帶系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種通信發(fā)射基帶系統(tǒng)，特別涉及一種低速率擴頻通信發(fā)射基帶系 統(tǒng)。
背景技術(shù)：
擴頻通信是一種信息的傳輸方式，其基本特征是使用比發(fā)送的信息數(shù)據(jù)速率高許 多倍的偽隨機碼把載有信息數(shù)據(jù)的基帶信號的頻譜進行擴展，形成寬帶的低功率譜密度的 信號來發(fā)射，信號所占有的頻帶寬度遠大于所傳信息必需的最小帶寬。由于擴頻通信具有 抗干擾性能好、安全保密、可進行多址通信、有較好的抗衰落和抗多徑等優(yōu)點，廣泛地滲透 到了通信的各個方面，如衛(wèi)星通信、移動通信、無線定位系統(tǒng)、無線局域網(wǎng)等。擴頻通信系統(tǒng)按照其工作方式可以為直接序列擴頻系統(tǒng)(DSSS)、跳頻擴頻系統(tǒng) (rass)、跳時擴頻系統(tǒng)crass)和混合式擴頻系統(tǒng)。隨著擴頻通信技術(shù)的廣泛應(yīng)用，國外許多從事專用集成電路開發(fā)研制的廠商先 后研制出了具有不同特點的基帶擴頻處理芯片，例如STEL2000、Z87200、HFA3861，SX043 等芯片。這些擴頻通信芯片和以此為核心的發(fā)射基帶系統(tǒng)無疑是比較成熟的技術(shù)，但這 種擴頻發(fā)射基帶在一些具體的應(yīng)用領(lǐng)域也存在一些不足。例如STEL2000和Z87200可 將Ibit信息擴展為11 64chips的擴頻碼，這兩款芯片不能滿足擴頻碼長的通信系統(tǒng)要 求；HFA3861是一種應(yīng)用于無線局域網(wǎng)系統(tǒng)的基帶擴頻處理芯片，數(shù)據(jù)速率為1、2、5. 5和 11Mbps，該芯片不能滿足低速率的擴頻通信系統(tǒng)要求；SX043是美國研制生產(chǎn)的一款高擴 頻增益的擴頻芯片(最高增益2047chips/bit)，數(shù)據(jù)速率為IOObps 4Mbps，由于擴頻碼 長達2047chips，所以可用于軍方系統(tǒng)，近幾年美國對這款芯片實行禁運，目前已經(jīng)買不到 這款芯片。而這些基帶擴頻處理芯片的糾錯編碼能力很有限，SX043具有CRC校驗功能，但 沒有糾錯編碼能力；另外幾款芯片都沒有糾錯和校驗功能，這也限制了這些芯片在對誤碼 率要求較高的傳輸系統(tǒng)中的應(yīng)用。由于已有的基帶擴頻處理芯片只能在特定的通信系統(tǒng)中 得到廣泛應(yīng)用，當(dāng)通信系統(tǒng)或通信體制發(fā)生變化時，已有芯片不能很好地滿足需求。

發(fā)明內(nèi)容
本發(fā)明的目的在于，為克服目前擴頻芯片的擴頻碼速率和擴頻碼長受限制，不能 糾錯檢錯等缺點限制在一些擴頻系統(tǒng)中的應(yīng)用，從而提出一種低速率擴頻通信發(fā)射基帶系 統(tǒng)。本發(fā)明提出了一種利用現(xiàn)場可編程門陣列(Field-Programmable Gate Array, FPGA)和直接數(shù)字頻率合成器(Direct Digital Synthesizer, DDS)實現(xiàn)的參數(shù)可設(shè)置的 擴頻發(fā)射基帶系統(tǒng)。本發(fā)明提出的一種低速率擴頻通信發(fā)射基帶系統(tǒng)，其特征在于，用現(xiàn)場可編程門 陣列(FPGA)和直接數(shù)字頻率合成器(DDQ及外圍電路實現(xiàn)參數(shù)可設(shè)置的低速率擴頻發(fā)射 基帶系統(tǒng)。
所述的FPGA芯片包含如下功能模塊時鐘信號發(fā)生模塊，通過對基準(zhǔn)時鐘信號進行分頻產(chǎn)生用于各個功能模塊的時鐘 信號，通過對碼周期進行計數(shù)來產(chǎn)生信息速率控制時鐘信號；RS-232串行通信模塊，包括RS-232接收器和RS-232發(fā)送器，所述的RS-232接收 器接收來自RS-232 口的數(shù)據(jù)，所述的RS-232發(fā)送器在中心控制模塊的控制下向RS-232 口 發(fā)送數(shù)據(jù)；中心控制模塊，收到串口通信模塊發(fā)來的數(shù)據(jù)后判斷數(shù)據(jù)內(nèi)容，然后根據(jù)數(shù)據(jù)的 內(nèi)容和通信協(xié)議控制整個發(fā)射基帶的工作狀態(tài)；組幀模塊，組幀是按照通信協(xié)議對數(shù)據(jù)進行分組，并在每幀數(shù)據(jù)中進行加幀頭和 幀標(biāo)志的處理和編排；信道編碼模塊，按照通信協(xié)議對待發(fā)數(shù)據(jù)進行卷積、交織和差分編碼，以降低數(shù)據(jù) 傳輸中的誤碼率；PN碼發(fā)生器模塊，采用移位寄存器產(chǎn)生擴頻所用的偽隨機序列，用于對編碼組幀 后的數(shù)據(jù)進行擴頻處理；擴頻模塊，按照通信協(xié)議約定的PN碼長和碼速率對每個信息bit進行異或運算， 即將信道中待傳輸?shù)臄?shù)據(jù)流與PN碼發(fā)生器產(chǎn)生的PN碼流進行異或運算；數(shù)字成型濾波器模塊，用來減小旁瓣功率，按照通信方案的要求計算濾波器的傳 遞函數(shù)，用IP核產(chǎn)生的FIR濾波器完成數(shù)字成型濾波；和DDS工作狀態(tài)控制器，用于輸出包含復(fù)位、待發(fā)信道數(shù)據(jù)、向DDS可編程寄存器 寫入的數(shù)據(jù)和參考時鐘狀態(tài)的控制信息。所述的DDS芯片包含如下模塊相位累加器模塊、波形ROM模塊、D/A轉(zhuǎn)換模塊和 低通濾波模塊，用于數(shù)模轉(zhuǎn)換和信號調(diào)制。所述的FPGA芯片的擴頻數(shù)據(jù)輸出端口與所述的DDS芯片的數(shù)據(jù)輸入端口相連，將 待調(diào)制的數(shù)據(jù)輸入至DDS芯片進行調(diào)制和模數(shù)濾波轉(zhuǎn)換；所述的FPGA芯片的IO通過DDS 芯片的A/D總線向DDS芯片的可編程寄存器寫入控制字，從而控制DDS芯片的工作模式，完 成D/A轉(zhuǎn)換和調(diào)制。所述的低速率擴頻通信發(fā)射基帶系統(tǒng)，其特征在于，所述的外圍模塊具體包含串口電平轉(zhuǎn)換模塊，用于完成TTL電平與RS-232標(biāo)準(zhǔn)規(guī)定的正負電壓之間的轉(zhuǎn) 換，使該基帶系統(tǒng)能夠通過RS-232接口接收待發(fā)信息；晶振，用于產(chǎn)生作為系統(tǒng)的參考時鐘信號，基帶中所用的所有時鐘均基于該晶振 產(chǎn)生；電源模塊，用于將輸入電壓轉(zhuǎn)化為發(fā)射基帶所需的各種電壓，向基帶系統(tǒng)提供穩(wěn) 定的工作電源；EPROM模塊，用于存儲所述的FPGA芯片的程序，加電時FPGA芯片將EPROM芯片中 的數(shù)據(jù)讀入FPGA芯片編程RAM中，然后FPGA進入工作狀態(tài)。其中，所述的串口電平轉(zhuǎn)換芯片與所述的FPGA芯片的兩個IO 口相連，完成TTL電 平與RS-232電平的轉(zhuǎn)換，從而實現(xiàn)所述的FPGA芯片能直接與RS-232串口進行信息交互； 所述的晶振芯片輸出端口與FPGA的時鐘輸入管腳相連，向FPGA提供參考時鐘。所述的低速率擴頻通信發(fā)射基帶系統(tǒng)，其特征在于，所述的FPGA芯片還包含F(xiàn)IFO模塊，是一種先進先出型存儲器，對組幀和信道編碼后的信號起到緩存的作用。所述的低速率擴頻通信發(fā)射基帶系統(tǒng)，其特征在于，所述的信道編碼模塊，具體包 含卷積編碼器、交織編碼器和差分編碼器，根據(jù)通信協(xié)議采用移位寄存器、異或門、計數(shù)器 或D觸發(fā)器來實現(xiàn)卷積編碼、交織編碼和差分編碼。所述的低速率擴頻通信發(fā)射基帶系統(tǒng)，其特征在于，所述的擴頻，直接由異或門來 實現(xiàn)。所述的低速率擴頻通信發(fā)射基帶系統(tǒng)，其特征在于所述的中心控制模塊，采用同 步有限狀態(tài)機來實現(xiàn)其功能。所述的低速率擴頻通信發(fā)射基帶系統(tǒng)，其特征在于，所述的時鐘信號發(fā)生模塊利 用分頻產(chǎn)生用于各個功能模塊的時鐘信號，具體包含如下步驟首先復(fù)位，復(fù)位完成后，在時鐘信號的驅(qū)動下完成寄存器aCC
與頻率控制字 Fff的累加運算，acc[N]即為所期望的輸出時鐘；其中，所述的頻率控制字FW的計算公式如下
權(quán)利要求
1.一種低速率擴頻通信發(fā)射基帶系統(tǒng)，其特征在于，所述的系統(tǒng)用現(xiàn)場可編程門陣列 (FPGA)和直接數(shù)字頻率合成器(DDQ實現(xiàn)參數(shù)可設(shè)置的低速率擴頻發(fā)射基帶系統(tǒng)，該系統(tǒng) 具體包含F(xiàn)PGA芯片、DDS芯片及外圍器件；所述的FPGA芯片包含如下功能模塊時鐘信號發(fā)生模塊，通過對基準(zhǔn)時鐘信號進行分頻產(chǎn)生用于各個功能模塊的時鐘信 號，通過對碼周期進行計數(shù)來產(chǎn)生控制信息速率的時鐘信號；RS-232串行通信模塊，包括RS-232接收器和RS-232發(fā)送器，所述的RS-232接收器接 收來自RS-232 口的數(shù)據(jù)，所述的RS-232發(fā)送器在中心控制模塊的控制下向RS-232 口發(fā)送 數(shù)據(jù)；中心控制模塊，收到串口通信模塊發(fā)來的數(shù)據(jù)后判斷數(shù)據(jù)內(nèi)容，然后根據(jù)數(shù)據(jù)的內(nèi)容 和通信協(xié)議控制整個發(fā)射基帶的工作狀態(tài)；組幀模塊，組幀是按照通信協(xié)議對數(shù)據(jù)進行分組，并在每幀數(shù)據(jù)中進行加幀頭和幀標(biāo) 志的處理和編排；信道編碼模塊，按照通信協(xié)議對待發(fā)數(shù)據(jù)進行卷積、交織和差分編碼，以降低數(shù)據(jù)傳輸 中的誤碼率；PN碼發(fā)生器模塊，采用移位寄存器產(chǎn)生擴頻所用的偽隨機序列，用于對編碼組幀后的 數(shù)據(jù)進行擴頻處理；擴頻模塊，按照通信協(xié)議約定的PN碼長和碼速率對每個信息bit進行異或運算，即將 信道中待傳輸?shù)臄?shù)據(jù)流與PN碼發(fā)生器產(chǎn)生的PN碼流進行異或運算；數(shù)字成型濾波器模塊，用來減小旁瓣功率，按照通信方案的要求計算濾波器的傳遞函 數(shù)，用IP核產(chǎn)生的^R濾波器完成數(shù)字成型濾波；和DDS工作狀態(tài)控制器，用于輸出包含復(fù)位、待發(fā)信道數(shù)據(jù)、向DDS可編程寄存器寫入 的數(shù)據(jù)和參考時鐘狀態(tài)的控制信息；所述的DDS芯片包含如下模塊相位累加器模塊、波形ROM模塊、D/A轉(zhuǎn)換模塊和低通 濾波模塊，用于數(shù)模轉(zhuǎn)換和信號調(diào)制；所述的FPGA芯片向所述的DDS芯片提供復(fù)位、參考時鐘、待發(fā)數(shù)據(jù)和控制數(shù)據(jù)四類信 號；所述的FPGA芯片的IO 口與DDS芯片的復(fù)位信號輸入管腳相連向DDS芯片提供復(fù)位信 號；所述的FPGA芯片的IO 口與DDS芯片的參考時鐘輸入管腳相連向DDS芯片提供參考時 鐘信號；所述的FPGA芯片的IO與DDS芯片的A/D總線相連向DDS芯片的可編程寄存器輸 入控制字，控制DDS的工作狀態(tài)，使DDS芯片完成調(diào)制、數(shù)模轉(zhuǎn)換等功能。
2.根據(jù)權(quán)利要求1所述的低速率擴頻通信發(fā)射基帶系統(tǒng)，其特征在于，所述的外圍器 件具體包含串口電平轉(zhuǎn)換模塊，用于完成TTL電平與RS-232標(biāo)準(zhǔn)規(guī)定的正負電壓之間的轉(zhuǎn)換，使 該基帶系統(tǒng)能夠通過RS-232串口接收待發(fā)信息；晶振，用于產(chǎn)生系統(tǒng)的參考時鐘信號，發(fā)射基帶中所用的所有時鐘均基于該晶振產(chǎn)生；電源模塊，用于將輸入電壓轉(zhuǎn)化為發(fā)射基帶所需的各種電壓，向基帶系統(tǒng)提供穩(wěn)定的 工作電源；EPROM模塊，用于存儲所述的FPGA芯片的程序，加電時FPGA芯片將EPROM芯片中的數(shù)據(jù)讀入FPGA芯片編程RAM中，然后FPGA進入工作狀態(tài)；其中，所述的串口電平轉(zhuǎn)換芯片與所述的FPGA芯片的兩個IO 口相連，完成TTL電平與 RS-232電平的轉(zhuǎn)換，從而實現(xiàn)所述的FPGA芯片能直接與RS-232串口進行信息交互；所述 的晶振輸出端口與FPGA的時鐘輸入管腳相連，向FPGA提供參考時鐘。
3.根據(jù)權(quán)利要求1所述的低速率擴頻通信發(fā)射基帶系統(tǒng)，其特征在于，所述的FPGA芯 片還包含F(xiàn)IF0模塊，是一種先進先出型存儲器，對組幀和信道編碼后的信號起到緩存的 作用。
4.根據(jù)權(quán)利要求1所述的低速率擴頻通信發(fā)射基帶系統(tǒng)，其特征在于，所述的信道編 碼模塊，具體包含卷積編碼器、交織編碼器和差分編碼器，采用移位寄存器、異或門、計數(shù) 器或D觸發(fā)器來實現(xiàn)卷積編碼、交織編碼和差分編碼。
5.根據(jù)權(quán)利要求1所述的低速率擴頻通信發(fā)射基帶系統(tǒng)，其特征在于，所述的擴頻模 塊，直接由異或門來實現(xiàn)擴頻。
6.根據(jù)權(quán)利要求1所述的低速率擴頻通信發(fā)射基帶系統(tǒng)，其特征在于所述的中心控 制模塊，采用同步有限狀態(tài)機來實現(xiàn)其功能。
7.根據(jù)權(quán)利要求1所述的低速率擴頻通信發(fā)射基帶系統(tǒng)，其特征在于，所述的時鐘信 號發(fā)生模塊利用分頻產(chǎn)生用于各個功能模塊的時鐘信號，具體包含如下步驟首先復(fù)位，復(fù)位完成后，在時鐘信號的驅(qū)動下完成寄存器acc
與頻率控制字FW的 累加運算，acc[N]即為所期望的輸出時鐘；其中，所述的頻率控制字FW的計算公式如下Desired Frequencyr W =-χ 2Re ference Frequency其中，Ν+1為寄存器的位數(shù)。
8.根據(jù)權(quán)利要求1所述的低速率擴頻通信發(fā)射基帶系統(tǒng)，其特征在于所述的控制信 息傳輸速率的時鐘信號是通過對PN碼周期進行計數(shù)來產(chǎn)生的；擴頻模塊中一個信息bit包 含整數(shù)個碼周期，通過對碼周期進行計數(shù)來產(chǎn)生信息速率控制時鐘。
9.根據(jù)權(quán)利要求1所述的低速率擴頻通信發(fā)射基帶系統(tǒng)，其特征在于，所述的脈沖成 型濾波器，由FPGA芯片和DDS芯片共同實現(xiàn)的，具體包含如下步驟首先，將濾波系數(shù)寫入FPGA中的HR濾波器；然后，在FPGA中完成數(shù)字成型濾波運算； 最后，將運算結(jié)果寫入到DDS的可編程控制寄存器中實現(xiàn)數(shù)模轉(zhuǎn)換并輸出成型濾波后的模 擬信號。
10.根據(jù)權(quán)利要求1所述的低速率擴頻通信發(fā)射基帶系統(tǒng)，其特征在于，所述的串口通 信，采用異步通信方法，以幀的形式發(fā)送字符數(shù)據(jù)，每一幀信息由起始位、數(shù)據(jù)位、奇偶校驗 位和停止位構(gòu)成，幀結(jié)構(gòu)為空閑位起始位數(shù)據(jù)奇偶位停止位空閑位-11100/1 0/1 ··· 0/10/11111-
全文摘要
本發(fā)明涉及一種低速率擴頻通信發(fā)射基帶系統(tǒng)，所述的系統(tǒng)用現(xiàn)場可編程門陣列(FPGA)和直接數(shù)字頻率合成器(DDS)實現(xiàn)參數(shù)可設(shè)置的低速率擴頻發(fā)射基帶系統(tǒng)，具體包含F(xiàn)PGA芯片、DDS芯片及外圍模塊；FPGA芯片包含時鐘信號發(fā)生模塊；RS-232串行通信模塊；中心控制模塊；組幀模塊；信道編碼模塊；PN碼發(fā)生器模塊；數(shù)字成型濾波器模塊；和DDS工作狀態(tài)控制器。DDS芯片包含相位累加器模塊、波形ROM模塊、D/A轉(zhuǎn)換模塊和低通濾波模塊，用于數(shù)模轉(zhuǎn)換和信號調(diào)制；FPGA芯片的輸入輸出端口與DDS芯片的輸入端口相連，將待調(diào)制的數(shù)據(jù)輸入和狀態(tài)控制信號至DDS芯片，控制DDS芯片的工作模式。
文檔編號H04L1/00GK102104394SQ20091024360
公開日2011年6月22日 申請日期2009年12月18日 優(yōu)先權(quán)日2009年12月18日
發(fā)明者張 杰, 李婧華, 范江濤, 馬冠一 申請人:中國科學(xué)院國家天文臺