專利名稱：嵌入式多通道信令采集設(shè)備的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型可廣泛應(yīng)用針對(duì)信令網(wǎng)的運(yùn)行維護(hù)管理系統(tǒng)、增值業(yè)務(wù)系統(tǒng)或授權(quán)部門的合 法監(jiān)測(cè)系統(tǒng)。具體可用于七號(hào)信令網(wǎng)絡(luò)監(jiān)測(cè)、基于信令監(jiān)測(cè)的增值業(yè)務(wù)、話務(wù)監(jiān)測(cè)、移動(dòng)傳 輸網(wǎng)絡(luò)優(yōu)化，支持ISDNPRI中繼接口及數(shù)字中繼A接口。
背景技術(shù)：
隨著通信技術(shù)的不斷發(fā)展，通信網(wǎng)絡(luò)日益復(fù)雜。信令是通信網(wǎng)的神經(jīng)，支撐和控制著通 信網(wǎng)的正常運(yùn)行。七號(hào)信令是目前國(guó)內(nèi)最主要的局間信令，在固定網(wǎng)、移動(dòng)網(wǎng)上都得到了廣 泛采用。七號(hào)信令系統(tǒng)是數(shù)字通信網(wǎng)中采用最多的公共信道信號(hào)技術(shù)，隨著七號(hào)信令的普及， 七號(hào)信令的業(yè)務(wù)量不斷增加，特別是在移動(dòng)信令網(wǎng)上，原有64 kbps信令鏈路己經(jīng)不能完全 適應(yīng)業(yè)務(wù)量增長(zhǎng)的需求，以及ISDNPRI中繼接口和數(shù)字中繼A接口的應(yīng)用量大大增加。 發(fā)明內(nèi)容
為了克服現(xiàn)有信令采集系統(tǒng)容量小，擴(kuò)展性差等不足，本實(shí)用新型的目的是提供一 種嵌入式多通道信令采集設(shè)備，該設(shè)備不僅能支持最多1024條單向64kbps信令鏈路， 還能支持32條單向高速2Mbps信令鏈路，對(duì)接收到的信號(hào)進(jìn)行自適應(yīng)放大，可以對(duì)所有通 道數(shù)據(jù)按接收到的時(shí)間進(jìn)行排序，并將消息信令單元通過(guò)以太網(wǎng)口發(fā)出；同時(shí)，該設(shè)備還支 持2048個(gè)通道的語(yǔ)音采集、疊加，并通過(guò)以太網(wǎng)口發(fā)出；可同時(shí)支持128個(gè)客戶端，客戶 端機(jī)器通過(guò)指定的用戶名和密碼與設(shè)備連接；通過(guò)設(shè)備上的配置文件可以添加、刪除、修改 用戶，并可以設(shè)置每個(gè)用戶的權(quán)限。
為了實(shí)現(xiàn)上述目的，本實(shí)用新型采用以下技術(shù)方案 一種嵌入式多通道信令采集設(shè)備， 它主要由殼體和內(nèi)置于殼體內(nèi)的電源模塊及上下兩塊控制電路板構(gòu)成；
所述控制電路板下板的語(yǔ)音和信令數(shù)據(jù)處理通路由4E1接口芯片、時(shí)隙交換芯片、時(shí)鐘 同步芯片、現(xiàn)場(chǎng)可編程門陣列(FPGA)、數(shù)字信號(hào)處理(DSP)芯片構(gòu)成；上板是嵌入式處 理器模塊；
4E1接口芯片輸入端通過(guò)高阻復(fù)接與E1線相連，4E1接口芯片的8Mbps碼流輸入/輸 出端與時(shí)隙交換芯片輸入/輸出端相連；4E1接口芯片的地址總線、數(shù)據(jù)總線，控制總線還與 時(shí)隙交換芯片、FPGA、 DSP、嵌入式處理器的地址總線、數(shù)據(jù)總線、控制總線相連；時(shí)隙 交換芯片輸出碼流有兩個(gè)方向， 一路與4E1接口芯片相連接，另一路與FPGA的串行碼流輸 入端相連；FPGA的EDMA同步信號(hào)輸出端與DSP的并行數(shù)據(jù)輸入端EMIFA相連；DSP 的輸入/輸出端EMIFB與外擴(kuò)SDRAM的輸入/輸出端相連；DSP的輸出碼流MCBSP 口與 FPGA相連；DSP的PCI/HPI復(fù)用端口與嵌入式處理器的本地總線端口相連；嵌入式處理器通過(guò)千兆網(wǎng)絡(luò)接口電路與計(jì)算機(jī)千兆網(wǎng)口相連；嵌入式處理器也可通過(guò)百兆網(wǎng)絡(luò)接口電路與 計(jì)算機(jī)百兆網(wǎng)口相連；嵌入式處理器的調(diào)試信號(hào)通過(guò)串口接口電路與計(jì)算機(jī)串口接口電路相 連。
所述控制電路還設(shè)有E1系統(tǒng)時(shí)鐘同步器，主要是產(chǎn)生系統(tǒng)同步時(shí)鐘給E1芯片、時(shí)隙 交換芯片、FPGA、 DSP。
所述殼體由上、下兩部分組成，上、下殼體通過(guò)螺釘固定在一起；電源模塊和控制電路 板固定在下殼體上，兩個(gè)百兆網(wǎng)口、兩個(gè)千兆網(wǎng)口、串口、 E1接口、電源接口以及電源開(kāi)關(guān) 設(shè)置在下殼體后面板上；下殼體前面板上是64路E1時(shí)鐘失步、千兆運(yùn)行、百兆運(yùn)行、電源
信號(hào)、系統(tǒng)運(yùn)行以及報(bào)警指示燈。
本實(shí)用新型的特點(diǎn)是容量大，可以實(shí)現(xiàn)64 E1單向線路的語(yǔ)音監(jiān)聽(tīng)及信令預(yù)處理功能，
可通過(guò)千兆網(wǎng)口與上位機(jī)實(shí)現(xiàn)實(shí)時(shí)通訊。

圖1為本實(shí)用新型殼體的結(jié)構(gòu)示意圖
圖2為本實(shí)用新型功能模塊框圖
圖3為本實(shí)用新型控制電路的原理框圖
圖4為4E1芯片各引腳具體連接圖
圖5為時(shí)隙交換芯片各引腳具體連接圖
圖6為FPGA各引腳具體連接圖
圖7為DSP A的各引腳連接圖
圖8為DSPB的各引腳連接圖
圖9為DSP的A、 D、 E、 F四部分各引腳具體連接圖 圖10為DSP的B部分各引腳具體連接圖 圖11為DSP的C部分各引腳具體連接圖 圖12為嵌入式處理器本地總線接口引腳連接圖 圖13為嵌入式處理器百兆網(wǎng)口引腳連接圖 圖14為嵌入式處理器千兆網(wǎng)口引腳連接圖具體實(shí)施方式
如圖1、圖2所示，本實(shí)用新型嵌入式多通道信令采集設(shè)備主要由殼體和內(nèi)置于殼體內(nèi) 的上下兩塊電路板構(gòu)成。下板通過(guò)螺釘固定在下殼體上，下板通過(guò)連接器置于下板的上方。
如圖3所示，本實(shí)用新型的控制電路有16片4E1接口芯片DS21Q50，構(gòu)成64E1共 2048路的話路語(yǔ)音通道；時(shí)隙交換芯片MT90823; FPGA模塊APA075—208;兩片DSP6416; 時(shí)鐘同步器芯片ZL30100;嵌入式處理器芯片MPC8541 。4E1接口芯片DS21Q50的信號(hào)輸入端通過(guò)高阻復(fù)接與64E1信號(hào)相連，輸入的64E1 信號(hào)通過(guò)芯片本身的接收均衡器進(jìn)行放大；4E1接口芯片DS21Q50的串行碼流輸入/輸出口 與時(shí)隙交換芯片MT90823的串行碼流輸入/輸出口、 APA075_208的串行碼流輸入/輸出口相 連；FPGA (型號(hào)APA075—208)轉(zhuǎn)換的64位并行數(shù)據(jù)與DSP6416的EMIFA并行數(shù)據(jù)輸 入端相連；DSP6416的EMIFB并行數(shù)據(jù)輸入/輸出端與外擴(kuò)SDRAM的輸入/輸出端相連； DSP6416的碼流輸入端與時(shí)隙交換芯片MT90823相連，輸出端與FPGA相連；DSP6416 的PCI/HPI復(fù)用端口與嵌入式處理器MPC8541的本地總線端口相連；嵌入式處理器 MPC8541的千兆、百兆以及串口接口電路與計(jì)算機(jī)接口電路相連。
如圖4所示，4E1接口芯片DS21Q50各引腳的具體連接示意圖。如圖所示，4E1接口 芯片DS21Q50的信號(hào)輸入端(引腳66、 67、 41、 42、 16、 17、 91、 92)通過(guò)4E1接口、 高阻復(fù)接連到32E1雙向信號(hào)，輸出端(引腳76、 79、 51、 54、 26、 29、 1、 4)將轉(zhuǎn)換成 的差分信號(hào)發(fā)出。通過(guò)芯片本身的接收均衡器將弱信號(hào)放大，將HDB3碼轉(zhuǎn)換成本地串行碼 流，并提取時(shí)鐘同步基準(zhǔn)。4E1接口芯片DS21Q50通過(guò)輸入/輸出口 (引腳63、 38、 13、 88、 81、 56、 31、 6)與時(shí)隙交換芯片MT90823的串行碼流輸入/輸出口 (引腳78~93、 55~62、 65~72)相連。
如圖5所示，時(shí)隙交換芯片MT90823輸出碼流有兩個(gè)方向?yàn)榱藢?shí)現(xiàn)自檢功能，通過(guò) 輸出口 (引腳55~62、 65~72)與4E1接口芯片DS21Q50的輸入口 (引腳81、 56、 31、 6) 相連；為了實(shí)現(xiàn)后續(xù)的錄音功能，通過(guò)輸出口 (引腳55~62、 65 72)與FPGA (型號(hào) APA075—208)的輸入口 (引腳54~64、 66~70)相連。時(shí)隙交換芯片MT90823的串行碼流 輸入口 (引腳78~93)與4E1接口芯片DS21Q50的輸出口 (引腳63、 38、 13、 88)相連， 其中有6路碼流通過(guò)輸入口 (引腳82~87 )與FPGA(型號(hào)APA075_208)輸出口 (引腳47~42) 相連，這6路碼流輸入通過(guò)FPGA (型號(hào)APA075一208)的六位MUX控制位來(lái)分別控制選 擇，可用來(lái)實(shí)現(xiàn)系統(tǒng)自檢；時(shí)隙交換芯片MT90823輸出碼流中有6路碼流通過(guò)輸出口 (引 腳59~62、 65、 66)與DSP6416的輸入口 (弓I腳D2、 AF11、 AB3)相連。
如圖6所示，F(xiàn)PGA (型號(hào)APA075_208)的串行碼流輸入口 (引腳54~64、 66~70) 與時(shí)隙交換芯片MT90823的輸出口 (引腳55~62、 65~72)相連，接收到串行碼流后將其轉(zhuǎn) 換為并行數(shù)據(jù)。FPGA(型號(hào)APA075—208)通過(guò)同步信號(hào)輸出口(引腳136、135)與DSP6416 的輸入口 (引腳AF6、 AC6)相連，串行碼流在一個(gè)時(shí)隙數(shù)據(jù)串并轉(zhuǎn)換的時(shí)間里(976ns) 可產(chǎn)生16個(gè)byte的數(shù)據(jù)，在下一個(gè)時(shí)隙數(shù)據(jù)串并轉(zhuǎn)換的時(shí)間里，F(xiàn)PGA(型號(hào)APA075—208) 發(fā)送兩次EDMA同步信號(hào)給兩片DSP6416,前500ns發(fā)同步信號(hào)O，兩片DSP都啟動(dòng)DMA 傳輸，接收前8個(gè)byte的語(yǔ)音和信令數(shù)據(jù)；后500ns發(fā)同步信號(hào)1 ，兩片DSP再次啟動(dòng)DMA 傳輸，接收后8個(gè)byte的語(yǔ)音和信令數(shù)據(jù)。如圖7、圖8所示，兩片DSP6416根據(jù)引腳功能分別分為A~l共九部分。 如圖9所示，DSP6416的同步信號(hào)輸入口 (引腳AF6、AC6)與FPGA(型號(hào)APA075_208) 的同步信號(hào)輸出口 (引腳136、 135)相連，收到同步信號(hào)后啟動(dòng)并行數(shù)據(jù)接收；DSP6416 的并行數(shù)據(jù)輸入口 (引腳A20-A24 、 AA23 AA26、 AB24 AB26、 AC 19~AC21 、 AC25、 AC26、 AD19~AD22、 AD26、 AE20~AE23、 AF20~AF24、 B20~B23、 C19~C22、 C26、 D19~D21、 D25、 D26、 E24~E26、 F23~F26、 G23~G26、 H23、 H24、 W23、 W24、 Y23~Y26)與FPGA (型號(hào)APA075—208)的數(shù)據(jù)輸出口 (引腳2~15、 18-21 、 23、 154、 155、 158~161 、 163~169、 172~177、 179~185、 188~194、 196~207)相連，接收并行數(shù)據(jù)。
如圖10所示，DSP6416的地址線(引腳A14、 C14、 D14、 A15、 B15、 C15、 D15、 A16、 B16、 C16、 D16、 A17、 B17、 C17、 D17)與夕卜擴(kuò)SDRAM (型號(hào)MT48LC16M16A2) 的地址線(引腳23~26、 29~34、 22、 35、 36、 20、 21)相連，DSP6416的數(shù)據(jù)線(引腳 B10、 D10、 A9、 C10、 B9、 D9、 B8、 C9、 A7、 C8、 B7、 D8、 A6、 C7、 B6、 D7)與夕卜 擴(kuò)SDRAM的數(shù)據(jù)線(弓l展卩2、 4、 5、 7、 8、 10、 11、 13、 42、 44、 45、 47、 48、 50、 51、 53)相連。
如圖11所示，DSP6416通過(guò)32位的HPI 口 (引腳AA1、 AA3、 J1、 J2、 K1 K4、 L1、 L3、 L4、 M1、 M2、 M4、 N1、 N4、 N5、 P5、 U卜U4、 V卜V4、 W2、 W4、 Y卜Y4)與嵌入 式處理器MPC8541相連，將排序處理過(guò)的數(shù)據(jù)送往嵌入式處理器。
如圖12所示，嵌入式處理器MPC8541本地總線通過(guò)地址/數(shù)據(jù)復(fù)用接口 (引腳 AD26 AD28、 AC26~AC28、 AA22、 AA23、 AA26、 Y21、 Y22、 Y26、 W20、 W22、 W26、 V19、 T22、 R24~R21、 R18、 P26、 P25、 P20~P18、 N22~N26)與連接器相連，通過(guò)連接 器與數(shù)字信號(hào)處理芯片DSP6416的地址/數(shù)據(jù)總線(引腳的R1、 T4、 AA3、 AA1、 Y4、 Y2、 Y3、 Y1、 W4、 W2、 V2、 V3、 V1、 V4、 U2、 U3、 U1、 U4、 P5、 N1、 N5、 M1、 N4、 M2、 M4、 L1、 L4、 K1、 L3、 K2、 K4、 J1、 K3、 J2)、現(xiàn)場(chǎng)可編程門陣列(FPGA) APA075—208 的地址/數(shù)據(jù)總線(引腳51~48、 35~32、 76~80、 82~84)、時(shí)隙交換芯片MT90823的地址/ 數(shù)據(jù)總線(引腳18~11、 46~39、 36~29)相連。
如圖13所示，嵌入式處理器MPC8541通過(guò)數(shù)據(jù)百兆網(wǎng)絡(luò)輸入/輸出口 (引腳K2、 K1、 L1~L5、 L8、 P3~P1、 R1、 P4~P7)與連接器相連，通過(guò)連接器將數(shù)據(jù)傳到下板，然后經(jīng)過(guò) 百兆網(wǎng)絡(luò)電路接到兩個(gè)百兆網(wǎng)口 。
如圖14所示，嵌入式處理器MPC8541通過(guò)數(shù)據(jù)千兆網(wǎng)絡(luò)輸入/輸出口 (弓I腳E8、 G8、 A7、 B7、 C7、 D7、 F7、 A6、 E6、 F6、 A5、 B5、 D5、 D3、 B4、 D4、 E"、 G"、 H"、 J"、 K11、 J10、 A10、 B10、 F10、 G10、 H9、 A9、 B9、 C9、 E9、 F9)與連接器相連，通過(guò)連 接器將數(shù)據(jù)傳到下板的千兆網(wǎng)絡(luò)電路，然后送到兩個(gè)千兆網(wǎng)口 。本實(shí)用新型控制電路板自帶有串口接口模塊，可以直接與計(jì)算機(jī)的串口相連進(jìn)行數(shù)據(jù)交 換，方便對(duì)設(shè)備進(jìn)行配置、調(diào)試。
以上所述僅為本實(shí)用新型的較佳實(shí)施例，本實(shí)用新型的保護(hù)范圍并不局限于此。任何基 于本實(shí)用新型技術(shù)方案上的等效變換均屬于本實(shí)用新型保護(hù)范圍之內(nèi)。
權(quán)利要求1. 一種新型的嵌入式多通道信令采集設(shè)備，其特征在于它主要由殼體和內(nèi)置于殼體內(nèi)的電源模塊、集成有語(yǔ)音和信令數(shù)據(jù)處理通路的控制電路下板以及集成有嵌入式處理器的控制電路上板構(gòu)成；所述語(yǔ)音和信令數(shù)據(jù)處理通路由E1線路端接口、4E1接口芯片、時(shí)隙交換芯片、時(shí)鐘同步芯片、現(xiàn)場(chǎng)可編程門陣列、數(shù)字信號(hào)處理芯片構(gòu)成；4E1接口芯片的信號(hào)輸入端通過(guò)E1線路端接口、高阻復(fù)接與交換機(jī)連接，接收/發(fā)送信號(hào)；4E1接口芯片DS21Q50的串行數(shù)據(jù)碼流輸入/輸出口與時(shí)隙交換芯片MT90823的串行碼流輸入/輸出口、現(xiàn)場(chǎng)可編程門陣列APA075和數(shù)字信號(hào)處理芯片TMS320C6416T的串行口相連；嵌入式處理器的地址總線、數(shù)據(jù)總線、控制總線和4E1接口芯片及時(shí)隙交換芯片、現(xiàn)場(chǎng)可編程門陣列、數(shù)字信號(hào)處理芯片的地址總線、數(shù)據(jù)總線、控制總線相連。
2. 根據(jù)權(quán)利要求1所述的一種新型的嵌入式多通道信令采集設(shè)備，其特征在于所述控 制電路還設(shè)有系統(tǒng)時(shí)鐘同步器，所產(chǎn)生系統(tǒng)同步時(shí)鐘信號(hào)與4E1接口芯片、時(shí)隙交 換芯片、現(xiàn)場(chǎng)可編程門陣列、數(shù)字信號(hào)處理芯片相連。
3. 根據(jù)權(quán)利要求1所述的一種新型的嵌入式多通道信令采集設(shè)備，其特征在于所述嵌 入式處理器MPC8541有兩個(gè)百兆網(wǎng)絡(luò)電路輸入/輸出端口、兩個(gè)千兆網(wǎng)絡(luò)電路輸入/ 輸出端口、 一個(gè)串口電路輸入/輸出端口。
4. 根據(jù)權(quán)利要求1所述的一種新型的嵌入式多通道信令釆集設(shè)備，其特征在于最多可 支持1024條單向64kbps信令鏈路或32條單向高速2Mbps信令鏈路；可對(duì)接收到 的64E1信號(hào)進(jìn)行自適應(yīng)放大；可對(duì)所有通道的數(shù)據(jù)按接收時(shí)間迸行排序；可實(shí)現(xiàn) 2048路話音的錄音采集、疊加；將消息信號(hào)單元通過(guò)以太網(wǎng)傳到服務(wù)器；支持ISDN PRI中繼接口和數(shù)字中繼A接口等。
5. 根據(jù)權(quán)利要求1所述的一種新型的嵌入式多通道信令采集設(shè)備，其特征在于所述殼 體由上、下兩部分組成，上、下殼體通過(guò)螺釘固定在一起；電源模塊固定在下殼體上； 控制電路板中的下板固定在下殼體上，上板通過(guò)連接器放置在下板上方；兩個(gè)百兆網(wǎng) 口、兩個(gè)千兆網(wǎng)口、串口、 64個(gè)E1輸入口、 16個(gè)E1輸出口、電源接口以及電源 開(kāi)關(guān)設(shè)置在下殼體的后面板上；下殼體的前面板上設(shè)置有64路E1時(shí)鐘失步、千兆運(yùn) 行、百兆運(yùn)行、電源信號(hào)、系統(tǒng)運(yùn)行以及系統(tǒng)報(bào)警指示燈。
專利摘要一種新型的嵌入式多通道信令采集設(shè)備主要由殼體、內(nèi)置于殼體內(nèi)的電源模塊和上下兩塊電路板構(gòu)成。所述控制電路板的語(yǔ)音和信令數(shù)據(jù)通路由E1線路端接口、4E1接口芯片、時(shí)隙交換芯片、時(shí)鐘同步芯片、現(xiàn)場(chǎng)可編程門陣列、數(shù)字信號(hào)處理芯片以及嵌入式處理器構(gòu)成，最多可支持1024條單向64kbps信令鏈路或32條單向高速2Mbps信令鏈路，對(duì)接收的64E1信號(hào)進(jìn)行自適應(yīng)放大，所有通道數(shù)據(jù)按接收時(shí)間進(jìn)行排序，可實(shí)現(xiàn)2048路話音的錄音監(jiān)聽(tīng)，消息信號(hào)單元通過(guò)以太網(wǎng)傳到服務(wù)器，支持ISDN PRI中繼接口和數(shù)字中繼A接口；嵌入式處理器通過(guò)串口與計(jì)算機(jī)串口相連進(jìn)行系統(tǒng)配置及調(diào)試。由于本實(shí)用新型設(shè)置有千兆網(wǎng)口，可以與上位機(jī)實(shí)現(xiàn)實(shí)時(shí)通訊。
文檔編號(hào)H04Q3/00GK201260218SQ20082012764
公開(kāi)日2009年6月17日 申請(qǐng)日期2008年7月18日 優(yōu)先權(quán)日2008年7月18日
發(fā)明者何小穆, 孫彭彪, 龐志耕, 張曉東 申請(qǐng)人:北京五岳鑫信息技術(shù)股份有限公司