專利名稱：一種基于內(nèi)存條陣列的高速圖像記錄裝置的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及一種高速圖像記錄裝置，特別涉及一種基于內(nèi)存條陣列的高速圖像記 錄裝置。
背景技術(shù)：
在一些現(xiàn)代的高速測(cè)量應(yīng)用中，為了測(cè)量物體的物理信息瞬時(shí)高速變化特征，需要采 用高速的視頻采集手段，如高速CCD， CMOS數(shù)字相機(jī)進(jìn)行圖像采集，隨之而來(lái)的是高速 數(shù)字圖像數(shù)據(jù)流的存儲(chǔ)問(wèn)題，高速的數(shù)字圖像采集需要高速的數(shù)字圖像記錄設(shè)備作為保障， 高速圖像記錄技術(shù)在汽車(chē)碰撞測(cè)試，微觀生物反應(yīng)實(shí)驗(yàn)中有著廣泛的應(yīng)用前景。
從存儲(chǔ)介質(zhì)來(lái)看，目前的記錄高速數(shù)字圖像的介質(zhì)主要為硬磁盤(pán)'，而硬磁盤(pán)接口技術(shù) 又分為IDE, SCSI, ATA三種，由于硬磁盤(pán)的低成本， 一些工程師采用磁盤(pán)陣列的方法來(lái) 實(shí)現(xiàn)高速記錄的目的，由于磁盤(pán)的讀寫(xiě)速率慢，單盤(pán)的持續(xù)讀寫(xiě)速率只能到幾兆到幾十兆 字節(jié)每秒，要完成幾百兆字節(jié)的記錄速度需要大量的硬盤(pán)進(jìn)行級(jí)聯(lián)，可靠性不高同時(shí)由 于硬盤(pán)自身存在壞道等不可避免的因素，實(shí)際系統(tǒng)中體積龐大，可移植性不高，操作難度 大，實(shí)現(xiàn)高速記錄存在速度瓶頸。
實(shí)用新型內(nèi)容
本實(shí)用新型要解決的技術(shù)問(wèn)題克服現(xiàn)有技術(shù)的不足，實(shí)現(xiàn)了一種利用半導(dǎo)體存儲(chǔ)介
質(zhì)DDRI內(nèi)存條作為高速圖像存儲(chǔ)介質(zhì)的高速數(shù)字圖象記錄裝置，其利用可編程邏輯器件 FPGA控制由多個(gè)DDR1組成的內(nèi)存條陣列的方式來(lái)實(shí)現(xiàn)高速數(shù)字圖像數(shù)據(jù)的記錄。并通過(guò) 控制百兆網(wǎng)絡(luò)模塊來(lái)實(shí)現(xiàn)遠(yuǎn)程命令發(fā)送接收以及數(shù)據(jù)的備份。
本實(shí)用新型解決其技術(shù)問(wèn)題所采用的技術(shù)方案是 一種基于內(nèi)存條陣列的高速圖像記 錄裝置，其特征在于包括-
可編程邏輯器件FPGA:為該裝置的控制核心，其負(fù)責(zé)接收-外部韻控制命令和高速圖像 數(shù)據(jù)，并記錄到DDR1內(nèi)存條陣列模塊中或者將DDR1內(nèi)存條陣列模塊中的數(shù)據(jù)通過(guò)百兆 網(wǎng)絡(luò)模塊傳輸?shù)接?jì)算機(jī)主機(jī)端；
百兆網(wǎng)絡(luò)模塊用于計(jì)算機(jī)主機(jī)與可編程邏輯器件FPGA的通信
DDR1內(nèi)存條陣列模塊采用N個(gè)DDR1內(nèi)存條組成內(nèi)存條陣列模塊，作為高速圖像的存儲(chǔ)介質(zhì)；
高速相機(jī)接口模塊用于接受外部高速圖像數(shù)據(jù)并送往可編程邏輯器件FPGA中進(jìn)行 處理。
所述的DDR1內(nèi)存條陣列模塊中所包含的DDR1內(nèi)存條的個(gè)數(shù)N可以為1-10個(gè)。 所述的可編程邏輯器件FPGA內(nèi)部又包括
DDR1內(nèi)存條陣列控制模塊該模塊通過(guò)可編程邏輯器件FPGA的管腳與DDR1內(nèi)存 條陣列模塊相連接，同時(shí)還通過(guò)可編程邏輯器件FPGA內(nèi)部電路與百兆網(wǎng)絡(luò)控制模塊相連；
百兆網(wǎng)絡(luò)控制模塊該模塊通過(guò)可編程邏輯器件FPGA的管腳與百兆網(wǎng)絡(luò)模塊相連接， 同時(shí)該模塊通過(guò)可編程邏輯器件FPGA內(nèi)部電路與可編程邏輯器件FPGA內(nèi)部的DDR1內(nèi) 存條陣列控制模塊相連，最后該模塊還通過(guò)可編程邏輯器件FPGA內(nèi)部電路與可編程器件 FPGA內(nèi)部的圖像接口模塊相連；
圖像接口模塊該模塊通過(guò)可編程邏輯器件FPGA的管腳與高速相機(jī)接口模塊相連接， 負(fù)責(zé)接收高速圖像數(shù)據(jù)，同時(shí)通過(guò)可編程邏輯器件FPGA內(nèi)部電路與可編程邏輯器件FPGA 內(nèi)部的DDR1內(nèi)存條陣列控制模塊相連。
所述的DDR1內(nèi)存條陣列控制模塊通過(guò)可編程邏輯器件FPGA的管腳與DDR1內(nèi)存條 陣列模塊相連的連接方式為DDR1內(nèi)存條陣列中的所有內(nèi)存條共用數(shù)據(jù)總線，地址總線和 控制總線，并均連接到FPGA的管腳上；但是片選信號(hào)不共用，每根內(nèi)存條具有單獨(dú)的片 選控制信號(hào)并各自連接到FPGA的管腳上。
本實(shí)用新型與現(xiàn)有技術(shù)相比所具有如下優(yōu)點(diǎn)本實(shí)用新型裝置采用了 DDR1內(nèi)存條陣 列模塊作為高速記錄介質(zhì)，峰值持續(xù)記錄速度到達(dá)了 1.46G字節(jié)每秒，突破了傳統(tǒng)記錄方 案的速率瓶頸，實(shí)用性好；并且具有體積小，操作簡(jiǎn)單，可移植性高等優(yōu)點(diǎn)。

圖1為基于內(nèi)存條陣列的高速圖像記錄裝置的結(jié)構(gòu)示意圖2為基于內(nèi)存條陣列的高速圖像記錄裝置的DDR1內(nèi)存條陣列模塊的內(nèi)部結(jié)構(gòu)示意
圖3為基于內(nèi)存條陣列的高速圖像記錄裝置的可編程邏輯器件FPGA內(nèi)部結(jié)構(gòu)示意圖。
具體實(shí)施方式

以下結(jié)合附圖和具體實(shí)施方式
詳細(xì)介紹本實(shí)用新型裝置。
一種基于內(nèi)存條陣列的高速圖像記錄裝置，由可編程邏輯器件FPGA， DDR1內(nèi)存條陣 列模塊，百兆網(wǎng)絡(luò)模塊，高速相機(jī)接口模塊組成；如圖1的虛線框內(nèi)所示。
其中可編程邏輯器件FPGA:為該裝置的控制核心，其負(fù)責(zé)接收外部的控制命令和高速圖像數(shù)據(jù)，并記錄到DDR1內(nèi)存條陣列模塊中或者將DDR1內(nèi)存條陣列^t塊中的數(shù)據(jù)通過(guò) 百兆網(wǎng)絡(luò)模塊傳輸?shù)接?jì)算機(jī)主機(jī)端；百兆網(wǎng)絡(luò)模塊用于計(jì)算機(jī)主機(jī)與可編程邏輯器件 FPGA的通信，接受計(jì)算機(jī)發(fā)出的命令和實(shí)現(xiàn)圖像數(shù)據(jù)的備份；DDR1內(nèi)存條陣列模塊 采用N個(gè)DDR1內(nèi)存條組成內(nèi)存條陣列模塊，作為高速圖像的存儲(chǔ)介質(zhì)，這里選取由4個(gè) DDR1內(nèi)存條組成的DDR1內(nèi)存條陣列模塊，如圖2所示；高速相機(jī)接口模塊用于接受 外部高速圖像數(shù)據(jù)并送往可編程邏輯器件FPGA中進(jìn)行處理。
其中可編程邏輯器件FPGA內(nèi)部結(jié)構(gòu)如圖3的虛線框內(nèi)所示，主要包括-DDR1內(nèi)存條陣列控制模塊該模塊通過(guò)可編程邏輯器件FPGA的管腳與DDR1內(nèi)存 條陣列模塊相連接；連接方式為DDR1內(nèi)存條陣列中的4根內(nèi)存條共用數(shù)據(jù)總線，地址總 線和控制總線，并均連接到FPGA的管腳上；但是片選信號(hào)不共用，每根內(nèi)存條具有單獨(dú) 的片選控制信號(hào)并各自連接到FPGA的管腳上；DDR1內(nèi)存條陣列控制模塊主要負(fù)責(zé)4根內(nèi) 存條的切換操作以及協(xié)同操作等控制；同時(shí)還通過(guò)可編程邏輯器件FPGA內(nèi)部電路與百兆 網(wǎng)絡(luò)控制模塊相連，當(dāng)計(jì)算機(jī)發(fā)出備份命令的時(shí)候，通過(guò)DDR1內(nèi)存條陣列控制模塊與百 兆網(wǎng)絡(luò)控制模塊相連接以實(shí)現(xiàn)數(shù)據(jù)從DDR]內(nèi)存條陣列模塊到遠(yuǎn)程計(jì)算機(jī)主機(jī)的備份。
百兆網(wǎng)絡(luò)控制模塊該模塊通過(guò)可編程邏輯器件FPGA的管腳與百兆網(wǎng)絡(luò)模塊相連接； 百兆網(wǎng)絡(luò)控制模塊主要是接收計(jì)算機(jī)傳送過(guò)來(lái)的網(wǎng)絡(luò)控制命令，并負(fù)責(zé)備份圖像數(shù)據(jù)等操 作；與此同時(shí)該模塊通過(guò)可編程邏輯器件FPGA內(nèi)部電路與可編程邏輯器件FPGA內(nèi)部的 DDR1內(nèi)存條陣列控制模塊相連，負(fù)責(zé)將解析的命令傳輸?shù)紻DR1內(nèi)存條陣列控制模塊以 控制DDR1內(nèi)存條陣列模塊中各內(nèi)存條陣列實(shí)現(xiàn)與命令相對(duì)應(yīng)的功能操作；最后該模塊還 通過(guò)可編程邏輯器件FPGA內(nèi)部電路與可編程器件FPGA內(nèi)部的圖像接口模塊相連，當(dāng)從 計(jì)算機(jī)主機(jī)接收到記錄命令時(shí)，百兆網(wǎng)絡(luò)控制模塊通知圖像接口模塊開(kāi)始進(jìn)行圖像數(shù)據(jù)采 集。
圖像接口模塊該模塊通過(guò)可編程邏輯器件FPGA的管腳與高速相機(jī)接口模塊相連接 以負(fù)責(zé)接收高速圖像數(shù)據(jù)，同時(shí)通過(guò)可編程邏輯器件FPGA內(nèi)部電路與可編程邏輯器件 FPGA內(nèi)部的DDR1內(nèi)存條陣列控制模塊相連以負(fù)責(zé)將接受的圖像數(shù)據(jù)送入DDR1內(nèi)存條 陣列控制模塊中，從而實(shí)現(xiàn)圖像數(shù)據(jù)的讀寫(xiě)通道。
該記錄裝置的數(shù)據(jù)傳送關(guān)系如下高速圖fe數(shù)據(jù)通過(guò)高速相機(jī)接口進(jìn)入可編程邏輯器 件FPGA內(nèi)部的圖像接口模塊并在該模塊內(nèi)部實(shí)現(xiàn)數(shù)據(jù)緩存，并通過(guò)DDR1內(nèi)存條陣列控 制模塊與DDRI內(nèi)存條陣列的寫(xiě)通道相連接；與此同時(shí)，內(nèi)存條讀通道通過(guò)DDR1內(nèi)存條 陣列控制模塊與百兆網(wǎng)絡(luò)控制模塊相連接以實(shí)現(xiàn)數(shù)據(jù)從DDR1內(nèi)存條陣列模塊到遠(yuǎn)程計(jì)算 機(jī)主機(jī)的備份。裝置中可編程邏輯器件FPGA選擇Xilinx公司的VirtexIIpro(封裝為ffll52);由4個(gè) DDR1內(nèi)存條組成的內(nèi)存條陣列模塊中內(nèi)存條選擇的是Kingston公司的DDR1內(nèi)存條，型 號(hào)為DVR400X64C3A;百兆網(wǎng)絡(luò)模塊選擇WIZnet公司的IIM7010A模塊；高速相機(jī)接口模 塊為Camerlink相機(jī)接口 。可編程邏輯器件FPGA的管腳連接IIM7010A的地址總線，數(shù)據(jù) 總線和控制總線；可編程邏輯器件FPGA的管腳連接高速相機(jī)接口模塊送過(guò)來(lái)的圖像數(shù)據(jù) 總線以及相應(yīng)的行同步信號(hào)，幀同步信號(hào)，象素時(shí)鐘信號(hào)。
權(quán)利要求1、 一種基于內(nèi)存條陣列的高速圖像記錄裝置，特征在于包括可編程邏輯器件FPGA:為該裝置的控制核心，其負(fù)責(zé)接收外部的控制命令和高速圖像數(shù)據(jù)，并記錄到DDR1內(nèi)存條陣列模塊中或者將DDR1內(nèi)存條陣列模塊中的數(shù)據(jù)通過(guò)百兆 網(wǎng)絡(luò)模塊傳輸?shù)接?jì)算機(jī)主機(jī)端百兆網(wǎng)絡(luò)模塊用于計(jì)算機(jī)主機(jī)與可編程邏輯器件FPGA的通信；DDR1內(nèi)存條陣列模塊采用N個(gè)DDR1內(nèi)存條組成內(nèi)存條陣列模塊，作為高速圖像 的存儲(chǔ)介質(zhì)；高速相機(jī)接口模塊用于接受外部高速圖像數(shù)據(jù)并送往可編程邏輯器件FPGA中進(jìn)行 處理。
2、 根據(jù)權(quán)利要求l所述的一種基于內(nèi)存條陣列的高速圖像記錄裝置，其特征在于所述的DDR1內(nèi)存條陣列模塊中所包含的DDR1內(nèi)存條的個(gè)數(shù)N可以為1-10個(gè)。
3、 根據(jù)權(quán)利要求]所述的一種基于內(nèi)存條陣列的高速圖像記錄裝置，其特征在于所述的可編程邏輯器件FPGA內(nèi)部又包括DDR1內(nèi)存條陣列控制模塊該模塊通過(guò)可編程邏輯器件FPGA的管腳與DDR1內(nèi)存 條陣列模塊相連接，同時(shí)還通過(guò)可編程邏輯器件FPGA內(nèi)部電路與百兆網(wǎng)絡(luò)控制模塊相連；百兆網(wǎng)絡(luò)控制模塊該模塊通過(guò)可編程邏輯器件FPGA的管腳與百兆網(wǎng)絡(luò)模塊相連接， 同時(shí)該模塊通過(guò)可編程邏輯器件FPGA內(nèi)部電路與可編程邏輯器件FPGA內(nèi)部的DDRl內(nèi) 存條陣列控制模塊相連，最后該模塊還通過(guò)可編程邏輯器件FPGA內(nèi)部電路與可編程器件 FPGA內(nèi)部的圖像接口模塊相連；圖像接口模塊該模塊通過(guò)可編程邏輯器件FPGA的管腳與高速相機(jī)接口模塊相連接， 負(fù)責(zé)接收高速圖像數(shù)據(jù)，同時(shí)通過(guò)可編程邏輯器件FPGA內(nèi)部電路與可編程邏輯器件FPGA 內(nèi)部的DDR1內(nèi)存條陣列控制模塊相連。
4、 根據(jù)權(quán)利要求3所述的可編程邏輯器件FPGA內(nèi)部模塊中的DDRl內(nèi)存條陣列控制 模塊，其特征在于DDRl內(nèi)存條陣列控制模塊通過(guò)可編程邏輯器件F'P6A'的管腳與DDR1 內(nèi)存條陣列模塊相連的連接方式為DDRl內(nèi)存條陣列中的所有內(nèi)存條共用數(shù)據(jù)總線，地址 總線和控制總線，并均連接到FPGA的管腳上；但是片選信號(hào)不共用，每根內(nèi)存條具有單 獨(dú)的片選控制信號(hào)并各自連接到FPGA的管腳上。
專利摘要一種基于內(nèi)存條陣列的高速圖像記錄裝置，特征在于包括可編程邏輯器件FPGA為該裝置的控制核心，其負(fù)責(zé)接收外部的控制命令和高速圖像數(shù)據(jù)，并記錄到DDR1內(nèi)存條陣列模塊中或者將DDR1內(nèi)存條陣列模塊中的數(shù)據(jù)通過(guò)百兆網(wǎng)絡(luò)模塊傳輸?shù)接?jì)算機(jī)主機(jī)端；百兆網(wǎng)絡(luò)模塊用于計(jì)算機(jī)主機(jī)與可編程邏輯器件FPGA的通信DDR1內(nèi)存條陣列模塊采用N個(gè)DDR1內(nèi)存條組成內(nèi)存條陣列模塊，作為高速圖像的存儲(chǔ)介質(zhì)；高速相機(jī)接口模塊用于接受外部高速圖像數(shù)據(jù)并送往可編程邏輯器件FPGA中進(jìn)行處理；本實(shí)用新型裝置利用動(dòng)態(tài)存儲(chǔ)介質(zhì)DDR1內(nèi)存條的高速率讀寫(xiě)特性，峰值持續(xù)記錄速度到達(dá)了1.46G字節(jié)每秒，突破了傳統(tǒng)記錄方案的速率瓶頸，并且本實(shí)用新型裝置具有體積小，可移植性高、操作簡(jiǎn)單等優(yōu)點(diǎn)。
文檔編號(hào)H04N5/765GK201156799SQ20082007872
公開(kāi)日2008年11月26日 申請(qǐng)日期2008年1月24日 優(yōu)先權(quán)日2008年1月24日
發(fā)明者張啟衡, 彭先蓉, 徐啟明, 強(qiáng) 陳 申請(qǐng)人:中國(guó)科學(xué)院光電技術(shù)研究所