專利名稱：一種au/vc并行接口處理裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及通信領(lǐng)域，尤其是涉及一種適用于光同步數(shù)字傳輸系統(tǒng)(簡稱SDH/SONET)的AU/VC并行接口處理裝置。
背景技術(shù)：
同步數(shù)字傳輸系統(tǒng)一般由傳輸設(shè)備和網(wǎng)絡(luò)節(jié)點(diǎn)兩種基本設(shè)備組成，對(duì)于光同步數(shù)字傳輸系統(tǒng)(SDH)而言，傳輸設(shè)備就是光纜系統(tǒng)，網(wǎng)絡(luò)節(jié)點(diǎn)則比較復(fù)雜，包含終結(jié)設(shè)備(TM)、交叉連接設(shè)備(DXC)、復(fù)用設(shè)備(ADM)等。在同一個(gè)SDH設(shè)備機(jī)架中，經(jīng)常需要通過連接背板來處理來自遠(yuǎn)端的數(shù)據(jù)，該數(shù)據(jù)通過線側(cè)接收方向處理后，經(jīng)DROP側(cè)送到背板進(jìn)行交叉，然后又通過背板送回ADD側(cè)，接著經(jīng)ADD側(cè)處理后將數(shù)據(jù)送往線側(cè)發(fā)送方向，最后發(fā)送至遠(yuǎn)端。
然而，數(shù)據(jù)處理芯片和背板芯片之間的接口大都是AU/VC并行接口，在數(shù)據(jù)交換的過程中，都是以SDH的數(shù)據(jù)單位(即AU4)進(jìn)行，一個(gè)AU4需要8條數(shù)據(jù)線，1條幀頭指示線，1條用于指示C1\J1位置的C1J1指示線，1條用于指示凈荷位置的PL指示線，因此，一共需要11條信號(hào)線。再加上接口包括輸入、輸出兩個(gè)方向，總共22條信號(hào)線。由于現(xiàn)有技術(shù)中數(shù)據(jù)處理芯片直接通過AU/VC并行接口而連接至背板芯片，所以22條信號(hào)線就意味著需要占用22個(gè)芯片管腳；然而，每個(gè)芯片的管腳都是相當(dāng)有限且非常寶貴的，由于AU/VC并行接口需要占用高達(dá)22個(gè)芯片管腳，從而使得其他接口可用的芯片管腳數(shù)目大大減少，由此增加了芯片設(shè)計(jì)的復(fù)雜性。

發(fā)明內(nèi)容
本發(fā)明所要解決的技術(shù)問題是提供一種AU/VC并行接口處理裝置，采用本發(fā)明能夠較大減少AU/VC并行接口所需占用芯片的管腳數(shù)目，使得芯片設(shè)計(jì)更為容易實(shí)現(xiàn)。
為了解決上述技術(shù)問題，本發(fā)明提供了一種AU/VC并行接口處理裝置，包括ADD側(cè)接口模塊和DROP接口模塊，其中所述ADD側(cè)接口模塊設(shè)置有時(shí)鐘端、4位格式數(shù)據(jù)輸入端、ADD側(cè)幀頭指示信號(hào)輸入端、ADD側(cè)C1J1指示信號(hào)輸入端、ADD側(cè)PL指示信號(hào)輸入端、8位格式數(shù)據(jù)輸出端、ADD側(cè)幀頭指示信號(hào)輸出端、ADD側(cè)C1J1指示信號(hào)輸出端和ADD側(cè)PL指示信號(hào)輸出端，所述ADD側(cè)接口模塊經(jīng)配置后可將4位格式輸入數(shù)據(jù)流轉(zhuǎn)換為8位格式輸出數(shù)據(jù)流，將ADD側(cè)幀頭指示輸入信號(hào)、ADD側(cè)C1J1指示輸入信號(hào)和ADD側(cè)PL指示輸入信號(hào)分別轉(zhuǎn)換為ADD側(cè)幀頭指示輸出信號(hào)、ADD側(cè)C1J1指示輸出信號(hào)和ADD側(cè)PL指示輸出信號(hào)；所述DROP側(cè)接口模塊設(shè)置有時(shí)鐘端、8位格式數(shù)據(jù)輸入端、DROP側(cè)C1J1指示信號(hào)輸入端、DROP側(cè)PL指示信號(hào)輸入端、4位格式數(shù)據(jù)輸出端、DROP側(cè)幀頭指示信號(hào)輸出端、DROP側(cè)C1J1指示信號(hào)輸出端和DROP側(cè)PL指示信號(hào)輸出端，所述DROP側(cè)接口模塊經(jīng)配置后可將8位格式輸入數(shù)據(jù)流轉(zhuǎn)換為4位格式輸出數(shù)據(jù)流，根據(jù)DROP側(cè)C1J1指示輸入信號(hào)和DROP側(cè)PL指示輸入信號(hào)生成DROP側(cè)幀頭指示輸出信號(hào)，以及將DROP側(cè)C1J1指示輸入信號(hào)和DROP側(cè)PL指示輸入信號(hào)分別轉(zhuǎn)換為DROP側(cè)C1J1指示輸出信號(hào)和DROP側(cè)PL指示輸出信號(hào)。
進(jìn)一步地，上述AU/VC并行接口處理裝置可具有以下特點(diǎn)所述ADD側(cè)接口模塊和DROP側(cè)接口模塊的時(shí)鐘端均輸入頻率為38MHz的時(shí)鐘信號(hào)。
進(jìn)一步地，上述AU/VC并行接口處理裝置可具有以下特點(diǎn)所述ADD側(cè)接口模塊由ADD側(cè)選擇信號(hào)生成單元、延遲單元和ADD側(cè)輸出單元組成，其中所述ADD側(cè)選擇信號(hào)生成單元用于根據(jù)所述ADD側(cè)幀頭指示輸入信號(hào)生成ADD側(cè)選擇信號(hào)且將其發(fā)送至所述ADD側(cè)輸出單元；所述延遲單元用于將所述4位格式輸入數(shù)據(jù)流、所述ADD側(cè)幀頭指示輸入信號(hào)和所述ADD側(cè)C1J1指示輸入信號(hào)延遲一個(gè)節(jié)拍后分別構(gòu)成4位格式延遲數(shù)據(jù)流、ADD側(cè)幀頭指示延遲信號(hào)和C1J1指示延遲信號(hào)，然后將這些數(shù)據(jù)和信號(hào)發(fā)送至所述ADD側(cè)輸出單元；所述ADD側(cè)輸出單元用于根據(jù)所述ADD側(cè)選擇信號(hào)，將所輸入的4位格式延遲數(shù)據(jù)流和4位格式輸入數(shù)據(jù)流合并構(gòu)成8位格式輸出數(shù)據(jù)流，將所述ADD側(cè)幀頭指示延遲信號(hào)轉(zhuǎn)換為ADD側(cè)幀頭指示輸出信號(hào)，將所述C1J1指示延遲信號(hào)轉(zhuǎn)換為ADD側(cè)C1J1指示輸出信號(hào)，將所輸入的ADD側(cè)PL指示輸入信號(hào)轉(zhuǎn)換為ADD側(cè)PL指示輸出信號(hào)，并且分別輸出這些數(shù)據(jù)和信號(hào)。
進(jìn)一步地，上述AU/VC并行接口處理裝置可具有以下特點(diǎn)所述DROP側(cè)接口模塊由DROP側(cè)幀頭指示信號(hào)生成單元、DROP側(cè)選擇信號(hào)生成單元和DROP側(cè)輸出單元組成，其中所述DROP側(cè)幀頭指示信號(hào)生成單元利用所述DROP側(cè)C1J1指示輸入信號(hào)和所述DROP側(cè)PL指示輸入信號(hào)，生成DROP側(cè)幀頭脈沖信號(hào)，并將其分別發(fā)送至所述DROP側(cè)選擇信號(hào)生成單元和所述DROP側(cè)輸出單元；所述DROP側(cè)選擇信號(hào)生成單元根據(jù)所述DROP側(cè)幀頭脈沖信號(hào)生成DROP側(cè)選擇信號(hào)并且將其發(fā)送至所述DROP側(cè)輸出單元；所述DROP側(cè)輸出單元用于分別生成并輸出所述DROP側(cè)幀頭指示輸出信號(hào)、所述DROP側(cè)PL指示輸出信號(hào)和所述DROP側(cè)C1J1指示輸出信號(hào)，以及根據(jù)所述DROP側(cè)選擇信號(hào)將所述8位格式輸入數(shù)據(jù)流依次轉(zhuǎn)換為所述4位格式輸出數(shù)據(jù)流，并從所述4位格式數(shù)據(jù)輸出端輸出。
進(jìn)一步地，上述AU/VC并行接口處理裝置可具有以下特點(diǎn)所述ADD側(cè)選擇信號(hào)采用1位格式的數(shù)字信號(hào)，當(dāng)所述ADD側(cè)幀頭指示輸入信號(hào)為高電平時(shí)，所述ADD側(cè)選擇信號(hào)生成單元將所述ADD側(cè)選擇信號(hào)設(shè)為“1”，當(dāng)所述ADD側(cè)幀頭指示輸入信號(hào)為低電平時(shí)，所述ADD側(cè)選擇信號(hào)生成單元將所述ADD側(cè)選擇信號(hào)按照所述輸入時(shí)鐘信號(hào)自動(dòng)累加1；所述DROP側(cè)選擇信號(hào)也采用1位格式的數(shù)字信號(hào)，當(dāng)所述DROP側(cè)幀頭脈沖信號(hào)為高電平時(shí)，所述DROP側(cè)選擇信號(hào)生成單元將所述DROP側(cè)選擇信號(hào)設(shè)為“1”，當(dāng)所述DROP側(cè)幀頭脈沖信號(hào)為低電平時(shí)，所述DROP側(cè)選擇信號(hào)生成單元將所述DROP側(cè)選擇信號(hào)按照所述輸入時(shí)鐘信號(hào)自動(dòng)累加1。
進(jìn)一步地，上述AU/VC并行接口處理裝置可具有以下特點(diǎn)當(dāng)所述ADD側(cè)選擇信號(hào)為“1”時(shí)，所述ADD側(cè)輸出單元將4位格式延遲數(shù)據(jù)流和4位格式輸入數(shù)據(jù)流合并構(gòu)成8位格式輸出數(shù)據(jù)流，并且分別輸出所述8位格式輸出數(shù)據(jù)流、所述ADD側(cè)幀頭指示輸出信號(hào)、所述ADD側(cè)C1J1指示輸出信號(hào)和所述ADD側(cè)PL指示輸出信號(hào)；當(dāng)所述ADD側(cè)選擇信號(hào)為其它數(shù)字信號(hào)時(shí)，所述ADD側(cè)輸出單元將各輸出信號(hào)保持不變。
進(jìn)一步地，上述AU/VC并行接口處理裝置可具有以下特點(diǎn)當(dāng)所述DROP側(cè)選擇信號(hào)為“0”時(shí)，所述DROP側(cè)輸出單元將所述DROP側(cè)C1J1指示輸入信號(hào)賦予所述DROP側(cè)C1J1指示輸出信號(hào)，并從所述DROP側(cè)C1J1指示信號(hào)輸出端輸出，將所述8位格式輸入數(shù)據(jù)流的低4位數(shù)據(jù)賦予所述4位格式輸出數(shù)據(jù)流，并從所述4位格式數(shù)據(jù)輸出端輸出；當(dāng)所述DROP側(cè)選擇信號(hào)為“1”時(shí)，所述DROP側(cè)輸出單元將所述DROP側(cè)C1J1指示輸出信號(hào)設(shè)為“0”，并從所述DROP側(cè)C1J1指示信號(hào)輸出端輸出，將所述8位格式輸入數(shù)據(jù)流的高4位數(shù)據(jù)賦予所述4位格式輸出數(shù)據(jù)流，并從所述4位格式數(shù)據(jù)輸出端輸出。
進(jìn)一步地，上述AU/VC并行接口處理裝置可具有以下特點(diǎn)所述裝置可由專用集成電路或現(xiàn)場(chǎng)可編程邏輯門陣列實(shí)現(xiàn)。
與現(xiàn)有技術(shù)相比，本發(fā)明AU/VC并行接口處理裝置具有以下優(yōu)點(diǎn)A、本發(fā)明提供了ADD側(cè)接口模塊和DROP側(cè)接口模塊，分別處理ADD側(cè)和DROP側(cè)的數(shù)據(jù)變換，在DROP側(cè)將8位格式輸入數(shù)據(jù)流轉(zhuǎn)換成4位格式輸出數(shù)據(jù)流，并且?guī)^指示信號(hào)、C1J1指示信號(hào)和PL指示信號(hào)保持與數(shù)據(jù)流一致，從而將以AU4為單位的數(shù)據(jù)轉(zhuǎn)換為一共7位的數(shù)據(jù)和信號(hào)，因此只需要4個(gè)管腳就可以將經(jīng)轉(zhuǎn)換后的數(shù)據(jù)和信號(hào)向外輸出；在ADD側(cè)將4位格式輸入數(shù)據(jù)流轉(zhuǎn)換為8位格式輸出數(shù)據(jù)流，并且?guī)^指示信號(hào)、C1J1指示信號(hào)和PL指示信號(hào)保持與數(shù)據(jù)流一致，從而將所輸入的一共7位的數(shù)據(jù)和信號(hào)轉(zhuǎn)換為以AU4為單位的數(shù)據(jù)，因此只需要7個(gè)管腳就可以將需要轉(zhuǎn)換的數(shù)據(jù)和信號(hào)向內(nèi)輸入，然后再將轉(zhuǎn)換好的以AU4為單位的數(shù)據(jù)送入芯片內(nèi)部進(jìn)行處理；因此，與現(xiàn)有技術(shù)中需要占用22個(gè)芯片管腳相比，本發(fā)明只需占用14個(gè)芯片管腳，由此使得芯片設(shè)計(jì)更為容易實(shí)現(xiàn)；B、本發(fā)明可適用于AU和VC兩種類型的并行接口，對(duì)于沒有C1J1/PL指示信號(hào)的AU類型接口，與C1J1指示信號(hào)、PL指示信號(hào)相關(guān)的各端口的輸出保持不變，而對(duì)于具有C1J1/PL指示信號(hào)的VC類型接口，與C1J1指示信號(hào)、PL指示信號(hào)和C1J1/PL指示信號(hào)相關(guān)的各端口的輸出根據(jù)本發(fā)明特征而變化，因此不需改動(dòng)線路就可適用于AU和VC兩種類型的并行接口，兼容性好。


圖1是本發(fā)明適用于VC并行接口的ADD側(cè)接口模塊的各輸入端的輸入信號(hào)波形圖。
圖2是本發(fā)明適用于VC并行接口的DROP側(cè)接口模塊的各輸出端的輸入信號(hào)波形圖。
圖3是本發(fā)明適用于AU并行接口的ADD側(cè)接口模塊的各輸入端的輸入信號(hào)波形圖。
圖4是本發(fā)明適用于AU并行接口的DROP側(cè)接口模塊的各輸出端的輸入信號(hào)波形圖。
圖5是根據(jù)本發(fā)明的一種ADD側(cè)接口模塊的電路結(jié)構(gòu)示意圖。
圖6是根據(jù)本發(fā)明的一種DROP側(cè)接口模塊的電路結(jié)構(gòu)示意圖。
具體實(shí)施例方式
為深入了解本發(fā)明AU/VC并行接口處理裝置，下面結(jié)合附圖及具體實(shí)施例對(duì)本發(fā)明進(jìn)行詳細(xì)說明。
本發(fā)明AU/VC并行接口處理裝置可適用于AU和VC兩種類型的并行接口，然而AU并行接口和VC并行接口的結(jié)構(gòu)上略有不同對(duì)于AU并行接口，其沒有C1J1指示和PL指示信號(hào)，數(shù)據(jù)中含有h1h2字節(jié)，需要進(jìn)行指針解釋；而對(duì)于VC并行接口，則含有C1J1指示和PL指示，數(shù)據(jù)中沒有h1h2字節(jié)，不需要進(jìn)行指針解釋。因此，為了能夠兼容這兩種接口，所以在本發(fā)明中設(shè)有C1J1指示信號(hào)和PL指示信號(hào)。
本發(fā)明AU/VC并行接口處理裝置可由ASIC(專用集成電路)或FPGA(現(xiàn)場(chǎng)可編程邏輯門陣列)來實(shí)現(xiàn)，可設(shè)計(jì)為數(shù)據(jù)處理芯片和背板芯片的一部分，處于數(shù)據(jù)處理芯片和背板芯片的最外端，是數(shù)據(jù)處理芯片與背板芯片之間的接口模塊，即在原有數(shù)據(jù)處理芯片和背板芯片的最外側(cè)分別增加本發(fā)明AU/VC并行接口處理裝置。本發(fā)明包括兩個(gè)部分，即DROP側(cè)接口模塊和ADD側(cè)接口模塊，以數(shù)據(jù)處理芯片中的AU/VC并行接口處理裝置為例，其中DROP側(cè)接口模塊用于將來自數(shù)據(jù)處理芯片內(nèi)部的多路數(shù)據(jù)和信號(hào)轉(zhuǎn)換為較少數(shù)位的數(shù)據(jù)和信號(hào)，然后發(fā)送至背板芯片，ADD側(cè)接口模塊用于將來自于背板芯片的較少數(shù)位的數(shù)據(jù)和信號(hào)轉(zhuǎn)換為多路數(shù)據(jù)和信號(hào)，然后送入數(shù)據(jù)處理芯片內(nèi)部，在數(shù)據(jù)處理芯片內(nèi)部以8位格式進(jìn)行并行處理；背板芯片中AU/VC并行接口處理裝置的兩個(gè)部分的功能也類似，從而在數(shù)據(jù)處理芯片與背板芯片之間的AU/VC并行接口所占用的管腳數(shù)都得以減少。
圖1為本發(fā)明適用于VC并行接口的ADD側(cè)接口模塊的各輸入端的輸入信號(hào)波形圖，其中CLK38表示頻率為38MHz的時(shí)鐘信號(hào)；FP_IN38表示ADD側(cè)幀頭指示輸入信號(hào)，寬度為一個(gè)CLK38周期；AC1J1表示ADD側(cè)C1J1指示輸入信號(hào)，APL表示ADD側(cè)PL指示輸入信號(hào)；AD[3:0]表示4bits(位)格式的輸入數(shù)據(jù)流，ADD側(cè)幀頭指示輸入信號(hào)與C1H(一幀中第一個(gè)8位格式數(shù)據(jù)的D_H部分)對(duì)齊，其中D_H對(duì)應(yīng)8位格式輸出數(shù)據(jù)流的高4位，D_L對(duì)應(yīng)8位格式輸出數(shù)據(jù)流的低4位。
圖2為本發(fā)明適用于VC并行接口的DROP側(cè)接口模塊的各輸出端的輸出信號(hào)波形圖，其波形與圖1相對(duì)應(yīng)，只是沒有幀頭指示信號(hào)，DOUT[3:0]表示4位格式的輸出數(shù)據(jù)流，C1J1表示DROP側(cè)C1J1指示輸出信號(hào)，PL表示DROP側(cè)PL指示輸出信號(hào)。
圖3為本發(fā)明適用于AU并行接口的ADD側(cè)接口模塊的各輸入端的輸入信號(hào)波形圖，與圖1相比較，除了沒有C1J1指示信號(hào)和PL指示信號(hào)之外，其它與圖1相似。
圖4為本發(fā)明適用于AU并行接口的DROP側(cè)接口模塊的各輸出端的輸出信號(hào)波形圖，與圖2相比較，除了沒有C1J1指示信號(hào)和PL指示信號(hào)，以及具有幀頭指示信號(hào)之外，其它與圖2相似。
圖5為根據(jù)本發(fā)明的一種ADD側(cè)接口模塊的電路結(jié)構(gòu)示意圖。此ADD側(cè)接口模塊由ADD側(cè)選擇信號(hào)生成單元、延遲單元和ADD側(cè)輸出單元組成，ADD側(cè)選擇信號(hào)生成單元、延遲單元和ADD側(cè)輸出單元在頻率為38MHz的同一個(gè)輸入時(shí)鐘信號(hào)下同步工作。
ADD側(cè)選擇信號(hào)生成單元根據(jù)ADD側(cè)幀頭指示輸入信號(hào)FP_IN38，按照輸入時(shí)鐘信號(hào)生成ADD側(cè)選擇信號(hào)ASYS_CNT，并將ASYS_CNT發(fā)送至ADD側(cè)輸出單元，產(chǎn)生過程為當(dāng)FP_IN38為高電平時(shí)，ADD側(cè)選擇信號(hào)生成單元將ASYS_CNT設(shè)置為“1”；當(dāng)FP_IN38為低電平時(shí)，ADD側(cè)選擇信號(hào)生成單元將ASYS_CNT按照輸入時(shí)鐘信號(hào)的節(jié)拍自動(dòng)累加1，如此ASYS_CNT就能指示2個(gè)4位格式的數(shù)據(jù)。
延遲單元的輸入分別是頻率為38MHz的輸入時(shí)鐘信號(hào)、4位格式輸入數(shù)據(jù)流AD[3:0]、ADD側(cè)幀頭指示輸入信號(hào)FP_IN38、ADD側(cè)C1J1指示輸入信號(hào)AC1J1，延遲單元按照輸入時(shí)鐘信號(hào)將AD[3:0]、FP_IN38和AC1J1延遲一個(gè)節(jié)拍后分別得到4位格式延遲數(shù)據(jù)流AD_SHIFlT[3:0]、ADD側(cè)幀頭指示延遲信號(hào)FP_SHIFT和C1J1指示延遲信號(hào)C1J1_SHIFT，然后將這些數(shù)據(jù)和信號(hào)發(fā)送至ADD側(cè)輸出單元。
ADD側(cè)輸出單元的輸入分別為AD[3:0]、AD_SHIFT[3:0]、FP_SHIFT、C1J1_SHIFT和ADD側(cè)PL指示輸入信號(hào)APL，輸出為DOUT[7:0]、FP_OUT、C1J1和PL。當(dāng)ADD側(cè)選擇信號(hào)ASYS_CNT為“0”時(shí)，ADD側(cè)輸出單元的各輸出保持不變；當(dāng)ADD側(cè)選擇信號(hào)ASYS_CNT為“1”時(shí)，ADD側(cè)輸出單元將AD_SHIFT[3:0]和AD[3:0]合并構(gòu)成8位格式輸出數(shù)據(jù)流DOUT[7:0]，其中AD_SHIFT[3:0]為高4位，AD[3:0]為低4位，并且將FP_SHIFT賦予FP_OUT，將C1J1_SHIFT賦予C1J1，將APL賦予PL，然后將這些數(shù)據(jù)和信號(hào)分別從8位格式數(shù)據(jù)輸出端、ADD側(cè)幀頭指示信號(hào)輸出端、ADD側(cè)C1J1指示信號(hào)輸出端和ADD側(cè)PL指示信號(hào)輸出端輸出。由此，所輸入的4位格式數(shù)據(jù)流已轉(zhuǎn)換為8位格式數(shù)據(jù)流，并且具有幀頭指示信號(hào)、C1J1指示信號(hào)和PL指示信號(hào)，符合AU4的結(jié)構(gòu)規(guī)范(即需要占用8條數(shù)據(jù)線，1條幀頭指示線，1條C1J1指示線和1條PL指示線)。
圖6為根據(jù)本發(fā)明的一種DROP側(cè)接口模塊的電路結(jié)構(gòu)示意圖。此DROP側(cè)接口模塊由DROP側(cè)幀頭指示信號(hào)生成單元、DROP側(cè)選擇信號(hào)生成單元和DROP側(cè)輸出單元組成，DROP側(cè)幀頭指示信號(hào)生成單元、DROP側(cè)選擇信號(hào)生成單元和DROP側(cè)輸出單元在頻率為38MHz的同一個(gè)輸入時(shí)鐘信號(hào)下同步工作。
DROP側(cè)幀頭指示信號(hào)生成單元將DROP側(cè)C1J1指示輸入信號(hào)DC1J1和DROP側(cè)PL指示輸入信號(hào)DPL的非相與后得到幀頭信號(hào)FP，然后再將FP送入延遲器按照輸入時(shí)鐘信號(hào)進(jìn)行一個(gè)節(jié)拍的延遲后得到幀頭延遲信號(hào)FP_DLY，接著將FP和FP_DLY的非相與后得到DROP側(cè)幀頭脈沖信號(hào)FP_PULSE，并且將FP_PULSE分別發(fā)送至DROP側(cè)選擇信號(hào)生成單元和DROP側(cè)輸出單元。
DROP側(cè)選擇信號(hào)生成單元根據(jù)DROP側(cè)幀頭脈沖信號(hào)FP_PULSE，按照輸入時(shí)鐘信號(hào)生成DROP側(cè)選擇信號(hào)DSYS_CNT，并將DSYS_CNT發(fā)送至DROP側(cè)輸出單元，產(chǎn)生過程為當(dāng)FP_PULSE為高電平時(shí)，DROP側(cè)選擇信號(hào)生成單元將DSYS_CNT設(shè)置為“1”；當(dāng)FP_PULSE為低電平時(shí)，DROP側(cè)選擇信號(hào)生成單元將DSYS_CNT按照輸入時(shí)鐘信號(hào)的節(jié)拍自動(dòng)累加1。
DROP側(cè)輸出單元由延遲器、信號(hào)轉(zhuǎn)換器和多路開關(guān)組成，其中延遲器用于將FP_PULSE延遲一個(gè)節(jié)拍后得到DROP側(cè)幀頭指示輸出信號(hào)FP_OUT38，然后將其從DROP側(cè)幀頭指示信號(hào)輸出端輸出；信號(hào)轉(zhuǎn)換器用于按照輸入時(shí)鐘信號(hào)將DPL延遲一個(gè)節(jié)拍構(gòu)成所述DROP側(cè)PL指示輸出信號(hào)PL，并從DROP側(cè)PL指示信號(hào)輸出端輸出；并且根據(jù)DSYS_CNT將DC1J1轉(zhuǎn)換為DROP側(cè)C1J1指示輸出信號(hào)C1J1，并從DROP側(cè)C1J1指示信號(hào)輸出端輸出，即當(dāng)DSYS_CNT＝“0”時(shí)，信號(hào)轉(zhuǎn)換器將DC1J1賦予DROP側(cè)C1J1指示輸出信號(hào)C1J1；當(dāng)DSYS_CNT＝“1”時(shí)，信號(hào)轉(zhuǎn)換器將DROP側(cè)C1J1指示輸出信號(hào)C1J1設(shè)為“0”。
多路開關(guān)用于根據(jù)DSYS_CNT，按照輸入時(shí)鐘信號(hào)將8位格式輸入數(shù)據(jù)流依次轉(zhuǎn)換為4位格式輸出數(shù)據(jù)流，并從4位格式數(shù)據(jù)輸出端輸出，即當(dāng)DSYS_CNT＝“0”時(shí)，多路開關(guān)將8位格式輸入數(shù)據(jù)流DIN[7:0]的低4位DIN[3:0]賦予DOUT[3:0]；當(dāng)DSYS_CNT＝“1”時(shí)，多路開關(guān)將8位格式輸入數(shù)據(jù)流DIN[7:0]的高4位DIN[7:4]賦予DOUT[3:0]。此時(shí)，所輸入的8位格式數(shù)據(jù)流已經(jīng)轉(zhuǎn)換為4位格式數(shù)據(jù)流。
因此，從數(shù)據(jù)處理芯片到背板芯片之間的AU4格式的數(shù)據(jù)交換，數(shù)據(jù)處理芯片用于輸入AU4格式數(shù)據(jù)的輸入接口占用7個(gè)管腳，用于輸出AU4格式數(shù)據(jù)的輸出接口占用7個(gè)管腳，一共需要占用14個(gè)管腳；而背板芯片用于輸入AU4格式數(shù)據(jù)的輸入接口也只占用7個(gè)管腳，用于輸出AU4格式數(shù)據(jù)的輸出接口也只占用7個(gè)管腳，一共需要占用14個(gè)管腳，這與現(xiàn)有技術(shù)中數(shù)據(jù)處理芯片和背板芯片分別需要占用22個(gè)管腳相比，占用數(shù)量較大減小。
如上所述，本發(fā)明可以很好兼容AU和VC兩種類型的并行接口，并且還使得AU/VC并行接口所需占用數(shù)據(jù)處理芯片和背板芯片的管腳數(shù)目較大減少，從而便于實(shí)現(xiàn)芯片設(shè)計(jì)。
權(quán)利要求
1.一種AU/VC并行接口處理裝置，包括ADD側(cè)接口模塊和DROP接口模塊，其中所述ADD側(cè)接口模塊設(shè)置有時(shí)鐘端、4位格式數(shù)據(jù)輸入端、ADD側(cè)幀頭指示信號(hào)輸入端、ADD側(cè)C1J1指示信號(hào)輸入端、ADD側(cè)PL指示信號(hào)輸入端、8位格式數(shù)據(jù)輸出端、ADD側(cè)幀頭指示信號(hào)輸出端、ADD側(cè)C1J1指示信號(hào)輸出端和ADD側(cè)PL指示信號(hào)輸出端，所述ADD側(cè)接口模塊經(jīng)配置后可將4位格式輸入數(shù)據(jù)流轉(zhuǎn)換為8位格式輸出數(shù)據(jù)流，將ADD側(cè)幀頭指示輸入信號(hào)、ADD側(cè)C1J1指示輸入信號(hào)和ADD側(cè)PL指示輸入信號(hào)分別轉(zhuǎn)換為ADD側(cè)幀頭指示輸出信號(hào)、ADD側(cè)C1J1指示輸出信號(hào)和ADD側(cè)PL指示輸出信號(hào)；所述DROP側(cè)接口模塊設(shè)置有時(shí)鐘端、8位格式數(shù)據(jù)輸入端、DROP側(cè)C1J1指示信號(hào)輸入端、DROP側(cè)PL指示信號(hào)輸入端、4位格式數(shù)據(jù)輸出端、DROP側(cè)幀頭指示信號(hào)輸出端、DROP側(cè)C1J1指示信號(hào)輸出端和DROP側(cè)PL指示信號(hào)輸出端，所述DROP側(cè)接口模塊經(jīng)配置后可將8位格式輸入數(shù)據(jù)流轉(zhuǎn)換為4位格式輸出數(shù)據(jù)流，根據(jù)DROP側(cè)C1J1指示輸入信號(hào)和DROP側(cè)PL指示輸入信號(hào)生成DROP側(cè)幀頭指示輸出信號(hào)，以及將DROP側(cè)C1J1指示輸入信號(hào)和DROP側(cè)PL指示輸入信號(hào)分別轉(zhuǎn)換為DROP側(cè)C1J1指示輸出信號(hào)和DROP側(cè)PL指示輸出信號(hào)。
2.根據(jù)權(quán)利要求1所述的AU/VC并行接口處理裝置，其特征在于所述ADD側(cè)接口模塊和DROP側(cè)接口模塊的時(shí)鐘端均輸入頻率為38MHz的時(shí)鐘信號(hào)。
3.根據(jù)權(quán)利要求2所述的AU/VC并行接口處理裝置，其特征在于所述ADD側(cè)接口模塊由ADD側(cè)選擇信號(hào)生成單元、延遲單元和ADD側(cè)輸出單元組成，其中所述ADD側(cè)選擇信號(hào)生成單元用于根據(jù)所述ADD側(cè)幀頭指示輸入信號(hào)生成ADD側(cè)選擇信號(hào)且將其發(fā)送至所述ADD側(cè)輸出單元；所述延遲單元用于將所述4位格式輸入數(shù)據(jù)流、所述ADD側(cè)幀頭指示輸入信號(hào)和所述ADD側(cè)C1J1指示輸入信號(hào)延遲一個(gè)節(jié)拍后分別構(gòu)成4位格式延遲數(shù)據(jù)流、ADD側(cè)幀頭指示延遲信號(hào)和C1J1指示延遲信號(hào)，然后將這些數(shù)據(jù)和信號(hào)發(fā)送至所述ADD側(cè)輸出單元；所述ADD側(cè)輸出單元用于根據(jù)所述ADD側(cè)選擇信號(hào)，將所輸入的4位格式延遲數(shù)據(jù)流和4位格式輸入數(shù)據(jù)流合并構(gòu)成8位格式輸出數(shù)據(jù)流，將所述ADD側(cè)幀頭指示延遲信號(hào)轉(zhuǎn)換為ADD側(cè)幀頭指示輸出信號(hào)，將所述C1J1指示延遲信號(hào)轉(zhuǎn)換為ADD側(cè)C1J1指示輸出信號(hào)，將所輸入的ADD側(cè)PL指示輸入信號(hào)轉(zhuǎn)換為ADD側(cè)PL指示輸出信號(hào)，并且分別輸出這些數(shù)據(jù)和信號(hào)。
4.根據(jù)權(quán)利要求3所述的AU/VC并行接口處理裝置，其特征在于所述DROP側(cè)接口模塊由DROP側(cè)幀頭指示信號(hào)生成單元、DROP側(cè)選擇信號(hào)生成單元和DROP側(cè)輸出單元組成，其中所述DROP側(cè)幀頭指示信號(hào)生成單元利用所述DROP側(cè)C1J1指示輸入信號(hào)和所述DROP側(cè)PL指示輸入信號(hào)，生成DROP側(cè)幀頭脈沖信號(hào)，并將其分別發(fā)送至所述DROP側(cè)選擇信號(hào)生成單元和所述DROP側(cè)輸出單元；所述DROP側(cè)選擇信號(hào)生成單元根據(jù)所述DROP側(cè)幀頭脈沖信號(hào)生成DROP側(cè)選擇信號(hào)并且將其發(fā)送至所述DROP側(cè)輸出單元；所述DROP側(cè)輸出單元用于分別生成并輸出所述DROP側(cè)幀頭指示輸出信號(hào)、所述DROP側(cè)PL指示輸出信號(hào)和所述DROP側(cè)C1J1指示輸出信號(hào)，以及根據(jù)所述DROP側(cè)選擇信號(hào)將所述8位格式輸入數(shù)據(jù)流依次轉(zhuǎn)換為所述4位格式輸出數(shù)據(jù)流，并從所述4位格式數(shù)據(jù)輸出端輸出。
5.根據(jù)權(quán)利要求4所述的AU/VC并行接口處理裝置，其特征在于所述ADD側(cè)選擇信號(hào)采用1位格式的數(shù)字信號(hào)，當(dāng)所述ADD側(cè)幀頭指示輸入信號(hào)為高電平時(shí)，所述ADD側(cè)選擇信號(hào)生成單元將所述ADD側(cè)選擇信號(hào)設(shè)為“1”，當(dāng)所述ADD側(cè)幀頭指示輸入信號(hào)為低電平時(shí)，所述ADD側(cè)選擇信號(hào)生成單元將所述ADD側(cè)選擇信號(hào)按照所述輸入時(shí)鐘信號(hào)自動(dòng)累加1；所述DROP側(cè)選擇信號(hào)也采用1位格式的數(shù)字信號(hào)，當(dāng)所述DROP側(cè)幀頭脈沖信號(hào)為高電平時(shí)，所述DROP側(cè)選擇信號(hào)生成單元將所述DROP側(cè)選擇信號(hào)設(shè)為“1”，當(dāng)所述DROP側(cè)幀頭脈沖信號(hào)為低電平時(shí)，所述DROP側(cè)選擇信號(hào)生成單元將所述DROP側(cè)選擇信號(hào)按照所述輸入時(shí)鐘信號(hào)自動(dòng)累加1。
6.根據(jù)權(quán)利要求5所述的AU/VC并行接口處理裝置，其特征在于當(dāng)所述ADD側(cè)選擇信號(hào)為“1”時(shí)，所述ADD側(cè)輸出單元將4位格式延遲數(shù)據(jù)流和4位格式輸入數(shù)據(jù)流合并構(gòu)成8位格式輸出數(shù)據(jù)流，并且分別輸出所述8位格式輸出數(shù)據(jù)流、所述ADD側(cè)幀頭指示輸出信號(hào)、所述ADD側(cè)C1J1指示輸出信號(hào)和所述ADD側(cè)PL指示輸出信號(hào)；當(dāng)所述ADD側(cè)選擇信號(hào)為其它數(shù)字信號(hào)時(shí)，所述ADD側(cè)輸出單元將各輸出信號(hào)保持不變。
7.根據(jù)權(quán)利要求6所述的AU/VC并行接口處理裝置，其特征在于當(dāng)所述DROP側(cè)選擇信號(hào)為“0”時(shí)，所述DROP側(cè)輸出單元將所述DROP側(cè)C1J1指示輸入信號(hào)賦予所述DROP側(cè)C1J1指示輸出信號(hào)，并從所述DROP側(cè)C1J1指示信號(hào)輸出端輸出，將所述8位格式輸入數(shù)據(jù)流的低4位數(shù)據(jù)賦予所述4位格式輸出數(shù)據(jù)流，并從所述4位格式數(shù)據(jù)輸出端輸出；當(dāng)所述DROP側(cè)選擇信號(hào)為“1”時(shí)，所述DROP側(cè)輸出單元將所述DROP側(cè)C1J1指示輸出信號(hào)設(shè)為“0”，并從所述DROP側(cè)C1J1指示信號(hào)輸出端輸出，將所述8位格式輸入數(shù)據(jù)流的高4位數(shù)據(jù)賦予所述4位格式輸出數(shù)據(jù)流，并從所述4位格式數(shù)據(jù)輸出端輸出。
8.根據(jù)權(quán)利要求7所述的AU/VC并行接口處理裝置，其特征在于所述裝置可由專用集成電路實(shí)現(xiàn)。
9.根據(jù)權(quán)利要求7所述的AU/VC并行接口處理裝置，其特征在于所述裝置可由現(xiàn)場(chǎng)可編程邏輯門陣列實(shí)現(xiàn)。
全文摘要
本發(fā)明公開一種AU/VC并行接口處理裝置，包括ADD側(cè)接口模塊和DROP側(cè)接口模塊，ADD側(cè)接口模塊經(jīng)配置后可將4位格式輸入數(shù)據(jù)流轉(zhuǎn)換為8位格式輸出數(shù)據(jù)流，將幀頭指示輸入信號(hào)轉(zhuǎn)換為ADD側(cè)幀頭指示輸出信號(hào)，以及將ADD側(cè)C1J1指示輸入信號(hào)和ADD側(cè)PL指示輸入信號(hào)分別轉(zhuǎn)換為C1J1指示輸出信號(hào)和PL指示輸出信號(hào)；DROP側(cè)接口模塊經(jīng)配置后可將8位格式輸入數(shù)據(jù)流轉(zhuǎn)換為4位格式輸出數(shù)據(jù)流，將根據(jù)DROP側(cè)C1J1指示輸入信號(hào)和DROP側(cè)PL指示輸入信號(hào)生成DROP側(cè)幀頭指示輸出信號(hào)，以及將DROP側(cè)C1J1指示輸入信號(hào)和DROP側(cè)PL指示輸入信號(hào)分別轉(zhuǎn)換為DROP側(cè)C1J1指示輸出信號(hào)和DROP側(cè)PL指示輸出信號(hào)。采用本發(fā)明能夠較大減少AU/VC并行接口所需占用芯片的管腳數(shù)目，使得芯片設(shè)計(jì)更為容易實(shí)現(xiàn)。
文檔編號(hào)H04L5/00GK101072081SQ20071007953
公開日2007年11月14日 申請(qǐng)日期2007年2月26日 優(yōu)先權(quán)日2007年2月26日
發(fā)明者范艷芳, 孫明施 申請(qǐng)人:中興通訊股份有限公司